准备做个数据压缩小模块，欢迎提供数据样本
2015-6-24 15:36
- 电子技术交流论坛
- 26
- 4775
现提供一些测试数据样本下载，内含解码程序，用于变电站的网络报文压缩
http://pan.baidu.com/share/link? ...
基于FPGA的高速实时数据采集存储系统
2013-2-25 15:35
- FPGA论坛
- 11
- 2642
这篇**，问题一大堆，完全是外行拼凑的。
看描述FPGA的那段话，完全是瞎扯，XC5VLX50，没有GTP，也没有PPC4 ...
总结一下FPGA板的痛苦调试经历，顺便晒板
2015-9-5 21:10
- FPGA论坛
- 78
- 15334
制版是在本论坛供需广告里面找的，名字就不说了，免得做广告。
沉金的300，普通的200，最近又改了一下，觉 ...
FPGA时序收敛：一流设计让您高枕无忧
2013-3-17 20:35
- FPGA论坛
- 7
- 2190
tri_state_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
if (enable_in = '1') then
...
关于spartan6的上的ddr3问题提示，希望后面的人可以避免
2015-4-28 09:44
- FPGA论坛
- 10
- 5281
补充一下，这个VREF是FPGA的IOBANK上的那个VREF,和电源芯片上的那个VREF不同。
...
ODDR2 的延时问题
2013-2-17 11:34
- FPGA论坛
- 6
- 4158
这个不是IODELAY的问题吧，你看A和B都是经过ODDR2的，按说ODDR2的输出延时应该是非常小的，在同一时钟驱动 ...
Xilinx推出多项20nm第一继续保持领先一代优势
2013-2-13 18:52
- FPGA论坛
- 4
- 2204
artix7系列还没见到，就开始准备8系列了啊
关于DDR设计的一个问题，急！！！！
2013-2-7 23:12
- FPGA论坛
- 4
- 2082
急也没有用，spartan3系列也是这个现象，一对IOB公用1个OCLK时钟和1个ICLK，spartan6还是老样。
virtex就不 ...
xilinx官方源代码中的笔误吗？会一直错下去？
2013-2-11 15:12
- FPGA论坛
- 6
- 2219
打开目录
C:\Xilinx\14.2\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\dcm_module_v1_00_e\hdl\vhdl
里面的 ...
瞧这自冷水泼的
2013-2-17 18:45
- FPGA论坛
- 3
- 1748
如何同时使用上升沿和下降沿！？
2013-2-18 08:24
- FPGA论坛
- 5
- 2417
cyclone iv gx芯片做PCI-E太费资源
2013-3-11 20:24
- FPGA论坛
- 5
- 2369
Help！！这段算法的FPGA 实现！
2013-3-13 08:37
- FPGA论坛
- 19
- 2962
18000月薪该不该去
2013-3-22 17:12
- 职场生活
- 25
- 6225
网络信号的问题
2013-3-14 18:14
- 通信技术
- 2
- 3019
新做的板子，上图
2018-7-4 14:11
- FPGA论坛
- 27
- 5828
想用Xilinx Spartan 6 做个交换机，求选型
2013-4-11 09:06
- FPGA论坛
- 22
- 6228
我这电脑可安装ISE14.1吗
2013-3-30 23:00
- FPGA论坛
- 37
- 5197
2
3