FPGA时序分析（二）
2013-2-21 21:53
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想问下楼主关于异步时钟的寄存器之间的信号应该怎么去约束
比如上级寄存器的时钟为10M，其输出作为下级寄存 ...
求助：fpga fir算法实现
2012-3-18 00:03
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5# wangjun403
如果对运行速度和资源没有什么要求的话，确实非常简单
3# wangjun403
可以，如果频率和资源能达到你的要求的话
MATLAB可以直接生成VHDL代码
要过采样可选的话，可以用多路选择器选择参数
最简单的办法就是用MATLAB生成不 ...
时钟沿的困惑
2012-3-12 15:34
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如果是异步时钟的话可以用FIFO或者提供握手信号
nios ii实现千兆以太网的速度问题
2012-3-14 13:45
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NIOS II 看什么器件吧，一般CYCLONE IV能跑到100MHz
如果你用DMA传输的话，每个时钟传32位，传输速度就是40 ...
数据截取问题
2012-3-13 20:17
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直接A+B左移8位不就行了吗
FPGA设计提速的几大 法宝
2012-5-23 20:28
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贵的要死
请教大神啊，我第一份工作的第一个项目TT
2012-3-19 18:40
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看下你的状态跳转逻辑怎么写的
由“组合电路描述与时序电路描述分开写”想到的
2012-3-21 14:07
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我觉得组合逻辑电路和时序电路分开写，
主要是能够让整个电路的逻辑看起来更清晰
调整时序和调试的时候更方 ...
一个FPGA程序最高能跑多少M
2012-4-29 17:32
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从时序分析看
请教一下做FPGA用什么工具流程？
2012-3-23 13:51
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只是FPGA的普通应用，不是很注重物理层的话
光FPGA上的实现两个厂家自己的软件就够了
要做算法的话还要matl ...
AD采样数据同步问题
2012-12-6 21:29
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如果你的图是逻辑分析仪抓出来的
那么可能第11位的走线太长，延时过长了
约束下第11位的TSU看能不能改善
如 ...
读AD数据时跟AD用同一个时钟
把数据写到异步FIFO里
FPGA再用自己的时钟从异步FIFO读数据
另外要注意AD的时 ...
一个简单功能，如何VHDL实现？
2012-10-24 12:54
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9# 情场探花
你还没理解寄存器工作的原理
仔细翻下书，看下寄存器怎么工作的吧 ...
7# 情场探花
如果A和B同时跳变，C的值不用管，并且A、B跳变的频率比时钟低的话
4楼的做法是对的，不过最 ...
如果A和B同时上跳，你要什么结果？
1还是0？
这样的时序报告合格吗
2012-3-29 20:37
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8# aikimi7
这个是说你IO脚的TSU和TCO没约束
其实如果你高速并行口的时钟线和数据线都等长，
外部器件的 ...
你不约束时钟的话
默认是按1G的频率来分析的
这说明不了什么问题
Verilog小数定标问题
2012-3-28 20:24
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你要知道你做的已经是最底层的了
乘法就是相与和相加了
你想怎么标怎么做都行，你只要清楚每一步的结果代表 ...
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