VHDL 元件例化语句 判断
2016-5-9 11:36
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不管什么语句都要在结构体里面。
你先找本书看看吧。
DDR3的IP核中UI一侧的时序问题
2016-5-8 17:15
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你的理解是对的，用户只需要考虑UI端的接口信号。
DDR的工作频率是比较高的，你的摄像机数据流到来之后一般 ...
FPGA画面拼接方案
2016-2-24 10:42
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楼上问的意思应该是你用的是单个的DDR3的颗粒还是内存条？
SDRAM控制器疑问
2016-2-27 23:45
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是这样的。
刷新是为了保证存的数据不发生变化。
你在刷新周期内就更新过了存的数据就不用在发刷新命令了。 ...
悬赏现金解决时钟同步的问题
2015-12-21 09:29
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高性能指多高？不太高的话很简单的吧。
几十行代码就可以解决了。
怎么在CLK下将多个周期内的脉冲边沿分别提取出来？如下图
2016-1-5 22:09
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这是FPGA里最基本的东西，网上搜一下吧。很多现成的代码。
两种写发，感觉应该更稳定，却出现了问题
2015-12-2 16:42
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assign aa_rising =(aa_r==4'b0001)?1'b1:1'b0;
assign aa_falling=(aa_r==4'b1110)?1'b1:1'b0;
这样 ...
第二种判断上升沿下降沿的条件就写错了
能否用VERILOG写TB去测试VHDL的代码？
2015-10-10 22:00
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可以
一段VHDL程序，仿真正确，下载后不正确
2015-9-28 21:28
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1看看管脚绑定是否正确。
2测量一下输入信号是否正确。
VHDL编译时出现问题，求大神解读
2015-7-15 16:10
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COMPONENT enable 的clk你没有连接。
代码文字错误和连接错误还是最好自己检查吧。 ...
VHDL的process语句
2015-6-8 08:54
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代码风格有问题。
昨天遇到一个怪事 百思不得其解
2015-5-6 17:41
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你说的传不到IO是仿真时候还是实际板子上？
另外你把你的组合逻辑改成时序逻辑试过吗？ ...
FPGA外接DDR2问题
2015-4-21 08:52
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你可以选择DDR2的
2Gbit吧，可以的。
Xilinx Spartan-6 FPGA SP605 价格多少合理？
2015-3-15 19:32
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米尔 出了一块 ZYNQ 的开发板Z-turn Board，不到1000 可以网上搜索。
lattice DDR3测试出现问题，谁能帮忙解决一下
2017-4-15 09:16
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改变一下read_pulse_tap的值试试。
求教ISE中PLL的问题
2015-7-17 09:13
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设置相位偏移就可以了。
不明白老板为啥不让用variable，一个进程只许一个赋值语句
2016-10-25 22:02
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跟是否老板无关。
这样是比较好的编码风格。
对后期软件的综合，时序收敛，时序分析等都有好处。 ...
老板说的对。
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