ise中如何约束clk到非时钟pin

1万 · 2011-4-24 09:09

我是用syplify2010综合的，在fit是总是提示
Cpld:6 - Cannot assign GCK Pin i_clk to Pin 50 (FB7_2). This pin does not
support the functionality of that signal.

如果是用XST综合的就没有问题，大家看看能不能帮忙解决啊。

由于硬件设计的问题，所以i_clk位置已经没法改变了，用的是xc95144t100的芯片。

module d_trig(i_clk, din, dout)
input i_clk,din;
output dout;
reg data;

[email=always@(posedge(clk]always@(posedge(clk[/email]))
begin
data <= din;
end

assign dout = data;
end module;

只看该作者 · 2011-4-24 11:43

围观

只看该作者 · 2011-4-24 21:28

只看该作者 · 2011-4-25 09:47

你换用XST综合，会有提示的

1万 · 2011-4-25 13:57

是的，用XST综合时没有任何提示，实际工作也是正常的，但是用synplify2010综合时，在fit阶段就报错。我用的是ise12.3, 附件是完整工程。麻烦各位帮忙看看，谢谢了。

1万 · 2011-4-26 10:03

顶一下，这个问题没人知道吗?

只看该作者 · 2011-4-26 13:14

更改fit的配置属性,error就会变成warning了.

只看该作者 · 2011-4-26 20:53

initialize a bugf

只看该作者 · 2011-4-26 21:07

学习了。

只看该作者 · 2011-4-26 21:39

有道理，学习了

1万 · 2011-4-26 22:31

fit的process properity里改是不是啊，没有用，

1万 · 2011-4-26 22:52

感觉应该在synthesize阶段更改才可以，不确定为什么synplify已经综合过的不行，而用ise-xst综合的却没有问题，甚至一个warning都没有。希望高手多多指点啊，这个问题已经难倒我好几天了，虽然说用xst综合的也可以用，却还是喜欢用synplify作为综合工具。

只看该作者 · 2011-4-27 10:20

嗯，学习了～～～

只看该作者 · 2011-4-27 11:02

ISE在综合的时候是没有问题的..但是在FIT中会报ERROR...更改FIT属性后.才能变成WARNING.
ISE的XST只是对逻辑进行综合..你的逻辑没有错当然不会有ERROR了.

1万 · 2011-4-27 12:40

能不能说具体一点啊，我改了n个配置项都没起作用啊。

1万 · 2011-5-1 20:45

再顶一下，各位没有遇到同样的问题吗？

1万 · 2011-5-2 00:09

呵呵，历经一个多星期的日日夜夜，终于找到了答案，感谢论坛主的解答，谢谢。
input clk /*synthesis syn_nonclockbuf=1*/;

详见：http://bbs.**/redirect.php?tid=19693&goto=lastpost

虽然不是很知道verify中的这个语法,但对于我还是前进了一步。在此结贴了。

只看该作者 · 2014-3-17 19:12

你好，请问你个问题，我的FPGA时钟是用普通的IO口引入的，每次编译都出现Illegal LOC on IPAD symbol "clk" or BUFGP symbol "clk_BUFGP"错误呀？我也用input clk /*synthesis syn_nonclockbuf=1*/;这个方法了，还是不好使。