常用LVDS高速传输——带随路时钟 FPGA实现

top5x2_7to1_sdr_rx                  #(        .CLKIN_PERIOD (LRX_CLKIN_PERIOD), 

                                                        .LRX_BIT_RATE (LRX_BIT_RATE), 

                                                    .D (1),  

                                                        .F (7),  

                                                        .LRX_PLL_VCOMUX        (LRX_PLL_VCOMUX),  

                                                        .LRX_PLL_DATDIV (LRX_PLL_DATDIV),  

                                                        .LRX_PLL_CLKDIV        (LRX_PLL_CLKDIV)) 

                                                u4_top5x2_7to1_sdr_rx(

                                                        .reset(~sys_rst_n),                                        // reset (active high)

                                                        .refclkin(clk_200mhz_out),                                // Reference clock for input delay control

                                                        .clkin_p(lvds_rxclk_p),  

                                                        .clkin_n(lvds_rxclk_n),                        // lvds channel 1 clock input

                                                        .datain_p(lvds_rxdb_p), 

                                                        .datain_n(lvds_rxdb_n),                        // lvds channel 1 data inputs

                                                        .rxd(rxd),

                                                        .rxclk(rxclk),                                                        

                                                        .bslip(bslip),

                                                        .bslip_done(bslip_done)  

                                                ) ;