- 探秘新一代电子EDA软件—TARGET 3001！值得一试！(附：安装说明) (0篇回复)
- 关于allegro光绘文件时丝印层的问题？ (1篇回复)
- 1.Idelay 如何添加？ (1篇回复)
- verilog基础——always、initial (0篇回复)
- Verilog中的运算符 (0篇回复)
- Verilog中“=”和“<=”的区别 (0篇回复)
- 一文带你了解verilog基础语法 (0篇回复)
- Verilog HDL中位运算符、逻辑运算符和缩减运算符的区别 (0篇回复)
- verilog 中！ 与 ~ 的区别 (0篇回复)
- Altium Designer 19使用问题之十三 (0篇回复)
- Altium Designer 铺铜设置 要怎么设置才能使得边边角角 更圆滑 就是钝角一样 不尖锐 灌铜... (0篇回复)
- VCS 仿真报错，请大佬帮忙看看 (0篇回复)
- Verilog几个这样的写法 (1篇回复)
- verilog中符号位的扩展问题 (0篇回复)
- verilog，有符号数的运算 (0篇回复)
- verilog的结构化、数据流、行为级描述方式 (0篇回复)
- verilog中的基本数据类型 (0篇回复)
- Verilog 模块例化 (0篇回复)
- PADS和AD 哪个好用啊？ (30篇回复)
- 简单测试文件编写 (1篇回复)
- 测试文件 (1篇回复)
- 有限状态机（FSM） (1篇回复)
- 异步复位电路 (1篇回复)
- D触发器 (1篇回复)
- 两路选择器 (1篇回复)
- 全加器 (1篇回复)
- 多bit逻辑门 (1篇回复)
- 简单组合逻辑电路 (0篇回复)
- Testbench的编写与应用 (2篇回复)
- Altium Designer 怎样添加多个元器件型号？ (1篇回复)
- Altium Designer 原理图和PCB ECO 设置、电气规则检查、以及规则DRC错误排查？ (0篇回复)
- Altium Designer PG画铜皮 (0篇回复)
- ALTIUM DESIGNER原理图转ORCAD原理图 (12篇回复)
- VERILOG语法之GENERATE (12篇回复)
- VERILOG实现串口传输UART (16篇回复)
- VERILOG常见的误区 (15篇回复)
- 板框的定义 (0篇回复)
- VERILOG重点解析 (0篇回复)
- ALWAYS语句 (0篇回复)
- INOUT的使用 (0篇回复)