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[Quartus] Quartus II 中 Verilog 常见警告/错误汇总 UART verilo gaochy1126 2023-2-28 22:34 1 6840
[FPGA] FPGA的管脚分配 FPGA PGA 管脚 gaochy1126 2023-2-28 22:33 3 4648
[Quartus] 如何在Quartus II中设置Virtual pin UART Virtual gaochy1126 2023-2-28 22:30 0 4254
[Quartus] 设置 Quartus II 的仿真时间大于 1us UART 仿真 gaochy1126 2023-2-28 22:29 0 4190
[Quartus] quartus II输入原理图及仿真步骤 UART 仿真 gaochy1126 2023-2-28 22:29 6 3621
[Verilog HDL] 毛刺滤除的代码应该如何写如图时钟信号 gaochy1126 2023-2-28 22:19 24 3793
[Verilog HDL] 组合逻辑电路毛刺产生原因及防止办法输出信号 gaochy1126 2023-2-28 22:17 24 3642
[Verilog HDL] Verilog中reg和wire的区别总结设计输入输出模块 gaochy1126 2023-2-28 22:15 24 3262
[Verilog HDL] Verilog中begin...end和fork....join的区别和用法 TEST Wire Input gaochy1126 2023-2-28 22:13 24 3701
[FPGA] Verilog中wire与reg类型的区别信号组合触发 gaochy1126 2023-2-28 22:11 24 3439
[CPLD] quartus ii 与 modelsim联合仿真方法 LSI SIM gaochy1126 2023-2-28 22:09 3 2985
[Quartus] Modelsim仿真设置 LSI SIM model gaochy1126 2023-2-28 22:08 4 3169
[Quartus] QUATURSII中如何与UE关联 RS gaochy1126 2023-2-28 22:05 0 2727
[Quartus] Quartus II使用入门 UART gaochy1126 2023-2-28 22:04 4 2849
pads pcb元件封装设置高度 MM 如图蜂鸣器 vitohu 2023-2-21 17:58 0 2647
[Verilog HDL] Verilog自学时序触发器 AC gaochy1126 2023-2-18 15:50 0 2771
[Verilog HDL] 关于Verilog中begin···end语句执行顺序时序逻辑时序阻塞赋值 gaochy1126 2023-2-18 15:45 0 2500
[Verilog HDL] verilog去除毛刺的方法 ST 硬件信号 gaochy1126 2023-2-18 15:39 0 2428
[Verilog HDL] verilog中的毛刺产生 se ST GS gaochy1126 2023-2-18 14:55 0 2471
[Verilog HDL] Verilog中毛刺问题时钟电平 gaochy1126 2023-2-18 14:45 0 2531
[cadence] 坐标北京，寻找兼职PCB设计 xinzhongyun 2023-2-15 23:47 0 2378
[Verilog HDL] 零基础学习Verilog verilo verilog gaochy1126 2023-1-31 22:04 26 3108
[protel] Altium Designer中的电路仿真 Altium Design Designe gaochy1126 2023-1-31 22:02 24 3047
[protel] 嘉立创EDA元件封装导入AltiumDesigner Altium AltiumDesigner Design gaochy1126 2023-1-31 22:00 24 3178
[protel] 铺铜规则 gaochy1126 2023-1-31 21:56 22 2768
[protel] 【Altium Designer】PCB如何用规则检查 Altium Design Designe gaochy1126 2023-1-31 21:55 24 2723
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