本版专家: gaochy1126
今日: 0|主题: 7696|帖子: 42848 收藏 (43)
[Verilog HDL] VERILOG 可综合和不可综合的理解 attach_img
2023-5-29 14:32 0 8601
[Allegro] 固定显示丝印层 新人帖 attach_img
2023-5-29 14:25 1 8951
[cadence] 求教orcad网表导出的一个问题 attach_img
2023-5-28 22:18 0 8925
大家能否说一下PADS比AD好在那些地方  ...2
2023-4-20 15:53 20 20245
[PADS] 【原创连载】小关学pads 编辑推荐 attach_img reward26.00 ...23
2023-4-20 15:50 41 10956
quartus综合时只将部分子模块中的乘法器用DSP实现
2023-4-19 14:18 0 8726
[protel] jlc的元器件及封装导入AD20
2023-3-31 21:32 22 8876
[protel] Altium Designer中批量修改原理图元件中文本的字体、大小和颜色
2023-3-31 21:27 24 9842
[protel] 等长线、蛇形线的设置
2023-3-31 21:25 22 8961
[protel] DRC规则检查、错误、设置
2023-3-31 20:59 24 10166
[cadence] PSpice for TI,运行长度差 1uS,运行结果差别很大。 attach_img
2023-3-22 14:26 13 10296
[protel] ad19电气规则检查
2023-3-18 16:21 0 8636
[protel] PCB的泪滴化
2023-3-18 16:17 0 8424
[protel] Altium Designer系列:添加泪滴
2023-3-18 16:15 0 8445
[protel] Altium Designer中等长线的一种典型画法
2023-3-18 16:11 0 8526
[protel] Altium Designer软件绘制等长走线
2023-3-18 15:10 0 8873
[Verilog HDL] 关于wire使用的一些小知识
2023-3-18 12:59 0 8372
[Verilog HDL] Verilog中wire与reg类型学习
2023-3-18 12:56 0 8484
[Verilog HDL] Verilog基本语法之wire和reg
2023-3-18 12:55 0 8521
[protel] Altium Designer使用方法
2023-3-14 16:24 10 10013
[protel] Altium Designer设计的小技巧
2023-3-14 16:15 2 8414
Altium designer快速入门
2023-3-14 15:55 5 8395
[protel] Altium Designer快捷键
2023-3-14 15:45 1 7195
[protel] Altium Designer常用快捷键
2023-3-14 15:43 0 7209
[protel] 如何把立创EDA上导出的原理图和封装导入AD的元件库 attach_img
2023-3-14 15:28 0 8207
[protel] Altium Designer 下载及安装
2023-3-14 15:11 1 7143
[protel] Altium Designer官方超酷pcb布线视频下载(共六集) attachment digest agree  ...23456..27
2023-3-10 11:15 524 125561
丝印转pdf,怎么让要显示的丝印图铺满整个纸张 attach_img
2023-3-9 17:08 11 5740
[protel] PADS元件外框丝印
2023-3-9 16:53 4 6277
[protel] Altium09的PCB界面中选中元器件时怎么选不中丝印标号了?
2023-3-9 16:50 8 9024
[protel] Protel 99 SE 画 PCB时,丝印层如何只显示零件位置,不显示零件参数? attach_img
2023-3-9 16:40 9 9844
[Quartus] Quartus II中的Waring
2023-2-28 22:35 0 6333
[Quartus] Quartus II 中 Verilog 常见警告/错误汇总
2023-2-28 22:34 1 7392
[FPGA] FPGA的管脚分配
2023-2-28 22:33 3 4870
[Quartus] 如何在Quartus II中设置Virtual pin
2023-2-28 22:30 0 4418
[Quartus] 设置 Quartus II 的仿真时间大于 1us
2023-2-28 22:29 0 4424
[Quartus] quartus II输入原理图及仿真步骤
2023-2-28 22:29 6 3715
[Verilog HDL] 毛刺滤除的代码应该如何写
2023-2-28 22:19 24 3901
[Verilog HDL] 组合逻辑电路毛刺产生原因及防止办法 attach_img
2023-2-28 22:17 24 3817
[Verilog HDL] Verilog中reg和wire的区别总结
2023-2-28 22:15 24 3497
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则