EDA 技术

今日: 0|主题: 7764|帖子: 43403

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[FPGA] LogiSim 工具 GIS SIM logisim gaochy1126 2025-4-26 22:26 2 16018
[cadence] 用一套Linux系统，撑起整个芯片设计平台？CFA团队教你如何搭好EDA智算平台的技术底座芯片 EDA 芯片设计 CFAteam 2025-4-25 18:39 0 12354
[PADS] RK3168平板电脑原理图+pcb ...2 3 4 5 平板电脑 rk3168 PCB bbccnn 2025-4-25 17:14 94 69202
[FPGA] 简单时序逻辑电路时序时序逻辑时序逻辑电路 gaochy1126 2025-4-19 19:49 1 15816
[Verilog HDL] verilog哪本书比较好 verilo verilog 设计 gaochy1126 2025-4-18 21:17 3 18557
wifi模块在一直重启？烧录引脚环境 1988020566 2025-4-16 21:18 4 21306
'begin(int, int, int)' is ambiguous Wire.begin(sda, scl, 100000); SCL SDA Wire sdlls 2025-4-15 20:21 3 19809
[Verilog HDL] vhdl和verilog哪个好? HDL VHDL hd gaochy1126 2025-4-15 20:01 2 18251
[Verilog HDL] 有限状态机有限状态机建模 gaochy1126 2025-4-14 21:01 2 16503
有没有可以根据产品接口，自动生成接线图的软件或平台？接线图接口电器 hificat 2025-4-14 20:23 1 14651
[cadence] [重磅]最全的电路仿真软件下载汇总，五大公司工具合集，65G 1.00 5g 电路仿真软件软件下载 xlhtracy007 2025-4-13 14:52 19 101548
[ISE] Vivado 安装和使用 AD Vivado vi gaochy1126 2025-4-12 21:07 1 14569
AD8032的滤波算法 AD 滤波滤波算法 vivilyly 2025-4-12 21:03 2 21930
[Verilog HDL] 复杂时序逻辑电路时序时序逻辑时序逻辑电路 gaochy1126 2025-4-12 20:46 1 15766
allegro17.4混合拼版问题 ALLEGRO 元件网络 HuRG 2025-4-9 21:04 1 10177
stm32mp157可以跑神经网络吗 stm32mp157 运行神经网络 bestwell 2025-4-2 20:35 3 20027
求ESP32通过mqtt和android进行图片传输代码 Android 代码 QT macpherson 2025-3-9 16:18 5 18254
PH传感器的电压是如何转换为pH数值电压传感器电压转换 zerorobert 2025-2-14 11:12 2 18270
[FPGA] 复杂组合逻辑电路电路组合逻辑电路逻辑电路 gaochy1126 2024-12-31 08:37 0 13114
[Verilog HDL] 简单组合逻辑电路电路组合逻辑电路逻辑电路 gaochy1126 2024-12-31 08:36 0 16024
[Verilog HDL] 基础逻辑门逻辑门 IO se gaochy1126 2024-12-31 08:35 0 14571
[FPGA] 代码风格规范代码 UL se gaochy1126 2024-12-31 08:34 0 12022
[FPGA] Testbench 的编写与应用 ST TE TEST gaochy1126 2024-12-31 08:34 0 12167
[Verilog HDL] Verilog 语法入门 verilo verilog or gaochy1126 2024-12-31 08:33 0 13739
allegro灌铜怎么删除 ALLEGRO AN LAN HuRG 2024-12-31 08:29 1 12713
myoware传感器测试指导 ar 传感传感器 lzbf 2024-11-30 21:42 1 20865
[Verilog HDL] 哪个软件写verilog体验最好？ verilo verilog 软件 gaochy1126 2024-11-30 21:37 0 16283
[Verilog HDL] VHDL、Verilog和SystemVerilog的比较 HDL ST System gaochy1126 2024-11-30 21:36 0 14669
[Verilog HDL] Verilog &与&&的区别 verilo verilog AMP gaochy1126 2024-11-30 21:33 0 14042
[Verilog HDL] Verilog中“=”和“<=”的区别 verilo verilog gaochy1126 2024-11-30 21:33 0 13730
[Verilog HDL] 如何写好状态机_fpga_verilog FPGA PGA verilo gaochy1126 2024-11-30 21:32 0 13914
[Verilog HDL] 状态机实例电路 gaochy1126 2024-11-30 21:32 0 13457
[Verilog HDL] 赋值运算符‘＜=‘和‘=‘ 运算符 verilo verilog gaochy1126 2024-11-30 21:31 0 12718
[Verilog HDL] 非阻塞赋值阻塞阻塞赋值 verilo gaochy1126 2024-11-30 21:30 0 12527
来求一个ep4ce6的定制板的PCB和原理图 EP4CE6 PCB i1mcu 2024-11-30 21:22 1 15298
课题指导-搭建HT的环境测试环境测试 HT 51xlf 2024-11-30 21:13 1 14568
[cadence] Cadence使用入门 AD CAD cadence gaochy1126 2024-11-30 08:49 9 15396
[protel] Verilog中的时间尺度与延迟 verilo verilog 11 hanstin 2024-11-30 08:48 1 14118
[protel] AltiumDesigner全版本安装包整理分享转 Altium Design Designe gaochy1126 2024-11-28 08:52 27 26437
[CPLD] Verilog语言与C语言的本质区别 C语言 Verilog语言 verilo gaochy1126 2024-11-28 08:48 1 13306

1 2 345 6 7 8 9 10 ... 195 / 195 页下一页

今日: 0|主题: 7764|帖子: 43403

快速发帖