本版专家: gaochy1126
收藏本版 (43)|订阅

今日: 0|主题: 7743|帖子: 43222

[FPGA] 代码风格规范
2024-12-31 08:34 0 10880
[FPGA] Testbench 的编写与应用
2024-12-31 08:34 0 11005
[Verilog HDL] Verilog 语法入门
2024-12-31 08:33 0 12557
allegro灌铜怎么删除 attach_img
2024-12-31 08:29 1 11567
myoware传感器测试指导
2024-11-30 21:42 1 19498
[Verilog HDL] 哪个软件写verilog体验最好?
2024-11-30 21:37 0 14926
[Verilog HDL] VHDL、Verilog和SystemVerilog的比较
2024-11-30 21:36 0 13442
[Verilog HDL] Verilog &与&&的区别
2024-11-30 21:33 0 12843
[Verilog HDL] Verilog中“=”和“<=”的区别
2024-11-30 21:33 0 12566
[Verilog HDL] 如何写好状态机_fpga_verilog
2024-11-30 21:32 0 12758
[Verilog HDL] 状态机实例
2024-11-30 21:32 0 12312
[Verilog HDL] 赋值运算符‘<=‘和‘=‘
2024-11-30 21:31 0 11542
[Verilog HDL] 非阻塞赋值
2024-11-30 21:30 0 11323
来求一个ep4ce6的定制板的PCB和原理图
2024-11-30 21:22 1 14082
课题指导-搭建HT的环境测试
2024-11-30 21:13 1 13409
[cadence] Cadence使用入门 attach_img
2024-11-30 08:49 9 14056
[protel] Verilog中的时间尺度与延迟
2024-11-30 08:48 1 12853
[protel] AltiumDesigner全版本安装包整理分享 转
2024-11-28 08:52 27 25075
[CPLD] Verilog语言与C语言的本质区别
2024-11-28 08:48 1 12115
[protel] 多图纸设计
2024-11-27 09:27 27 22105
[protel] 塔革特官方教学直播第二期:原理图的绘制 attach_img
2024-11-21 14:55 0 11454
[protel] 塔革特官方教学第一期:元器件及其库相关操作 attach_img
2024-11-8 11:29 0 12059
[FPGA] 寻找项目合作伙伴或者合伙人
2024-11-6 16:45 1 12232
[protel] 如何使用TARGET3001!创建异形焊盘的封装 attach_img
2024-10-17 10:48 0 12254
立创圆形拼板实例,如何用拼板功能制作
2024-9-29 20:33 2 16155
verilog并行语句有哪些
2024-9-29 10:04 1 18095
[Verilog HDL] 跨时钟域传输
2024-9-28 16:20 0 12792
[Verilog HDL] Verilog中的时间尺度与延迟
2024-9-28 16:20 0 12809
[Verilog HDL] verilog延时函数
2024-9-28 16:19 0 12575
[Verilog HDL] Verilog实现小数分频
2024-9-28 16:18 0 12735
[Verilog HDL] verilog的6种延迟操作
2024-9-28 16:18 0 13398
[Verilog HDL] 随机信号发生器Verilog
2024-9-28 16:16 0 13114
[Verilog HDL] Verilog HDL仿真激励
2024-9-28 16:16 0 12716
[Verilog HDL] verilog产生时钟信号
2024-9-28 16:14 0 12528
[FPGA] verilog 反相器的设计与仿真
2024-9-28 16:07 0 12464
[multisim] verilog 语法基础汇总
2024-9-28 16:06 0 13064
[Verilog HDL] 8种编译指令
2024-9-28 16:05 0 12147
[Verilog HDL] Verilog中的时间尺度与延迟
2024-9-28 16:04 0 12136
[Verilog HDL] 监测变量
2024-9-28 16:03 0 12138
[Verilog HDL] $write 用于输出、打印信息
2024-9-28 16:03 0 12164
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部