【可编程Asic(FPGA、CPLD)技术交流,HDL coding style讨论,EDA软件工具使用】
本版专家: gaochy1126
收藏本版 |订阅

今日: 0|主题: 7835|帖子: 43985

 
隐藏置顶帖 [protel] 投票 还在用99se的人进来描述下你是什么情况  ...23456..11
2026-5-8 10:38 216 211383
隐藏置顶帖 本版置顶 数字设计&verilog 每周一练(一 二)  ...23456..8
2024-11-27 09:18 157 192533
隐藏置顶帖 本版置顶 大家都来讨论一下新手怎么学习fpga digest  ...23456..11
2024-11-27 09:18 206 199991
隐藏置顶帖 [cadence] 本版置顶 2012年IPC第一届PCB LAYOUT设计大赛(中国区)作品学习分享  ...2345
2023-2-22 08:17 86 126293
隐藏置顶帖 本版置顶 X-FEST 2012资料发布 digest
2019-4-30 13:03 15 64575
隐藏置顶帖 本版置顶 亚稳态分析  ...234
2016-5-24 10:00 78 120982
[FPGA] 巧用FPGA中资源
2026-9-7 13:24 30 369
[FPGA] FPGA使用技巧 attach_img
2026-9-1 13:54 26 246
[FPGA] Modelsim——工程建立和常用设置
2026-8-31 23:00 30 253
[FPGA] FPGA中改善时序性能的方法 attach_img
2026-8-31 22:59 27 227
[FPGA] AD9850的FPGA实现 attach_img
2026-8-31 22:25 24 246
[Verilog HDL] 分频器 attach_img
2026-8-31 22:11 0 61
[Verilog HDL] Verilog实例数组 attach_img
2026-8-31 22:09 0 55
[FPGA] 关于verilog中的signed类型 attach_img
2026-8-31 22:07 0 61
[FPGA] 仿真分析
2026-8-31 21:57 0 58
[FPGA] FPGA LE与门
2026-8-31 21:54 0 59
[FPGA] 等占空比分频器的几种写法
2026-8-31 21:52 28 122
[cadence] 小哥PCB系列教程一起来学Cadence Allegro高速PCB设计(视频+资料 attach_img
2026-7-31 21:29 17 74362
[cadence] 小哥Cadence Allegro72讲速成视频完整版,Cadence Allegro16.6教程 attach_img
2026-7-31 21:27 12 41698
[Quartus] TimeQuest静态时序分析 attachment
2026-6-29 22:29 32 122
[Verilog HDL] 于循环队列的FIFO缓存
2026-6-29 22:27 32 185
[FPGA] VGA接口原理与Verilog实现
2026-6-29 22:25 26 119
[multisim] 基于8051 Proteus仿真 attachment
2026-6-29 21:28 24 102
[Quartus] Quartus II中上拉电阻的设置方法 attachment
2026-6-29 21:20 0 65
[Verilog HDL] 数字逻辑设计 attachment
2026-6-29 21:08 0 56
Verilog时序 attachment
2026-6-29 21:07 0 56
[Verilog HDL] VerilogHDL attachment
2026-6-29 21:07 0 51
[Quartus] Modelsim仿真技巧 attachment
2026-6-29 21:06 0 54
[Verilog HDL] 关于verilog中的signed类型 attach_img
2026-5-30 16:35 32 146
[Verilog HDL] Verilog实例数组
2026-5-30 16:33 24 118
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部