EDA 技术

今日: 0|主题: 7586|帖子: 42565 收藏 (42)

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[Quartus] 设置 Quartus II 的仿真时间大于 1us UART 仿真 gaochy1126 2023-2-28 22:29 0 3693
[Quartus] quartus II输入原理图及仿真步骤 UART 仿真 gaochy1126 2023-2-28 22:29 6 3518
[Verilog HDL] 毛刺滤除的代码应该如何写如图时钟信号 gaochy1126 2023-2-28 22:19 24 3359
[Verilog HDL] 组合逻辑电路毛刺产生原因及防止办法输出信号 gaochy1126 2023-2-28 22:17 24 3088
[Verilog HDL] Verilog中reg和wire的区别总结设计输入输出模块 gaochy1126 2023-2-28 22:15 24 2671
[Verilog HDL] Verilog中begin...end和fork....join的区别和用法 TEST Wire Input gaochy1126 2023-2-28 22:13 24 2735
[FPGA] Verilog中wire与reg类型的区别信号组合触发 gaochy1126 2023-2-28 22:11 24 2720
[CPLD] quartus ii 与 modelsim联合仿真方法 LSI SIM gaochy1126 2023-2-28 22:09 3 2645
[Quartus] Modelsim仿真设置 LSI SIM model gaochy1126 2023-2-28 22:08 4 2655
[Quartus] QUATURSII中如何与UE关联 RS gaochy1126 2023-2-28 22:05 0 2595
[Quartus] Quartus II使用入门 UART gaochy1126 2023-2-28 22:04 4 2645
pads pcb元件封装设置高度 MM 如图蜂鸣器 vitohu 2023-2-21 17:58 0 2436
[Verilog HDL] Verilog自学时序触发器 AC gaochy1126 2023-2-18 15:50 0 2330
[Verilog HDL] 关于Verilog中begin···end语句执行顺序时序逻辑时序阻塞赋值 gaochy1126 2023-2-18 15:45 0 2165
[Verilog HDL] verilog去除毛刺的方法 ST 硬件信号 gaochy1126 2023-2-18 15:39 0 2143
[Verilog HDL] verilog中的毛刺产生 se ST GS gaochy1126 2023-2-18 14:55 0 2192
[Verilog HDL] Verilog中毛刺问题时钟电平 gaochy1126 2023-2-18 14:45 0 2168
[cadence] 坐标北京，寻找兼职PCB设计 xinzhongyun 2023-2-15 23:47 0 2220
[Verilog HDL] 零基础学习Verilog verilo verilog gaochy1126 2023-1-31 22:04 26 2627
[protel] Altium Designer中的电路仿真 Altium Design Designe gaochy1126 2023-1-31 22:02 24 2724
[protel] 嘉立创EDA元件封装导入AltiumDesigner Altium AltiumDesigner Design gaochy1126 2023-1-31 22:00 24 2717
[protel] 铺铜规则 gaochy1126 2023-1-31 21:56 22 2440
[protel] 【Altium Designer】PCB如何用规则检查 Altium Design Designe gaochy1126 2023-1-31 21:55 24 2372
always语句 gaochy1126 2023-1-31 21:53 0 2296
[Verilog HDL] Verilog中的initial块 TI initial ni gaochy1126 2023-1-31 21:51 0 2311
[Verilog HDL] verilog for循环的使用 FOR FOR循环 verilo gaochy1126 2023-1-31 21:50 0 2274
[Verilog HDL] verilog写的LCD1602 显示 CD LCD LCD1602 gaochy1126 2023-1-31 21:48 0 2280
[Verilog HDL] SPI总线的verilog实现 SPI总线 pi gaochy1126 2023-1-31 21:46 0 2282
[Verilog HDL] IIC的Verilog实现 ic iic verilo gaochy1126 2023-1-31 21:46 0 1275
[protel] PCB规则检查的报错 PCB pc gaochy1126 2023-1-31 21:43 0 1313
[protel] PCB板铺铜规则 PCB pc pcb板 gaochy1126 2023-1-31 21:37 0 1265
[protel] 将AD绘制的PCB/原理图文件导入到立创EDA AD EDA PCB gaochy1126 2023-1-31 21:30 0 1484
[Verilog HDL] Verilog 仿真激励 verilo verilog 仿真 gaochy1126 2023-1-31 21:22 3 1160
[Verilog HDL] Verilog 竞争与冒险 verilo verilog gaochy1126 2023-1-31 21:18 7 1206
[Verilog HDL] Verilog 流水线 verilo verilog gaochy1126 2023-1-31 21:14 3 1209
[Verilog HDL] Verilog入门教材推荐 verilo verilog gaochy1126 2023-1-31 21:12 0 1188
[Verilog HDL] Verilog HDL和VHDL的区别 HDL VHDL hd gaochy1126 2023-1-31 21:03 0 1199
[Verilog HDL] 例说Verilog和VHDL的区别，助你选择适合自己的硬件描述语言 HDL VHDL hd gaochy1126 2023-1-31 21:02 7 1280
[cadence] OrCAD Capture使用小技巧 AD CAD CAPTURE 王小琪 2023-1-10 15:27 0 1427
[Allegro] 使用Allegro的一些小技巧 ALLEGRO 王小琪 2023-1-10 15:09 0 1187