EDA 技术

今日: 0|主题: 7709|帖子: 42939 收藏 (43)

1 ... 3 4 5 6 789 10 11 12 ... 193 / 193 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[protel] 将AD绘制的PCB/原理图文件导入到立创EDA AD EDA PCB gaochy1126 2023-1-31 21:30 0 4587
[Verilog HDL] Verilog 仿真激励 verilo verilog 仿真 gaochy1126 2023-1-31 21:22 3 1456
[Verilog HDL] Verilog 竞争与冒险 verilo verilog gaochy1126 2023-1-31 21:18 7 1777
[Verilog HDL] Verilog 流水线 verilo verilog gaochy1126 2023-1-31 21:14 3 1464
[Verilog HDL] Verilog入门教材推荐 verilo verilog gaochy1126 2023-1-31 21:12 0 1579
[Verilog HDL] Verilog HDL和VHDL的区别 HDL VHDL hd gaochy1126 2023-1-31 21:03 0 1912
[Verilog HDL] 例说Verilog和VHDL的区别，助你选择适合自己的硬件描述语言 HDL VHDL hd gaochy1126 2023-1-31 21:02 7 1979
[cadence] OrCAD Capture使用小技巧 AD CAD CAPTURE 王小琪 2023-1-10 15:27 0 4233
[Allegro] 使用Allegro的一些小技巧 ALLEGRO 王小琪 2023-1-10 15:09 0 1725
[cadence] Cadence: 两个实用的快捷键 AD CAD cadence gaochy1126 2022-12-31 22:12 24 2006
[protel] AD中如何进行拼板 AD gaochy1126 2022-12-31 22:04 22 2816
[cadence] cadence操作常用快捷键 AD CAD cadence gaochy1126 2022-12-31 22:02 26 2036
[protel] Altium Designer20 多层介绍常用的几种 Altium Design Designe gaochy1126 2022-12-31 21:53 24 1826
[FPGA] 同步下降沿检测 gaochy1126 2022-12-31 21:49 24 1727
[ISE] Vivado常见问题集锦 Wire 信号数据类型 gaochy1126 2022-12-29 22:04 0 1640
[Verilog HDL] VERILOG分配语句 verilo verilog gaochy1126 2022-12-29 22:01 0 1446
[Verilog HDL] 2-4线译码器译码译码器 gaochy1126 2022-12-29 21:59 0 1612
[Verilog HDL] 3-8线译码器译码译码器 gaochy1126 2022-12-29 21:58 1 1679
[Verilog HDL] 四选一多路选择器多路选择器 gaochy1126 2022-12-29 21:57 1 1658
[Verilog HDL] SR触发器触发触发器 gaochy1126 2022-12-29 21:56 0 1548
QUARTUS波形仿真教程 UART 仿真 gaochy1126 2022-12-29 21:48 2 1457
[ISE] HDL/XDC中设置综合属性 HDL dc hd gaochy1126 2022-12-29 21:27 8 1500
[ISE] VIVADO 综合属性 ASYNC_REG = “TRUE“ AD Vivado vi gaochy1126 2022-12-29 21:25 1 1282
[protel] AD PCB如何拼板 AD PCB pc gaochy1126 2022-12-29 21:06 2 1423
[FPGA] Altium Designer 加*方法 Altium Design Designe gaochy1126 2022-12-29 20:52* 0 1286
[protel] Altium Designer19 多层板设计 Altium Design Designe gaochy1126 2022-12-29 20:51 2 1326
[cadence] 混合仿真方法及技巧仿真 gaochy1126 2022-12-29 20:35 4 1430
[cadence] Cadence电路原理图全部变成黄色如何解决？ AD CAD cadence gaochy1126 2022-12-29 20:27 1 2914
[cadence] Cadence LVS检查配置文件错误 AD CAD cadence gaochy1126 2022-12-29 20:26 0 1769
6个IO引脚有电平变化的时候需要发出一个脉冲，用Verilog写 FPGA ywzqdpj 2022-12-29 20:17 2 2712
[FPGA] verilog语言中模块的端口的输入类型 Wire module 输出 tao180539 2022-12-29 20:15 1 1561
KiCad 的 Git 差异工具 KiCAD GIT AC 饕餮人 2022-12-8 14:23 6 11465
[PADS] PADS9.5中文使用教程 ...2 pads9.5 AC usysm 2022-12-5 14:35 36 7658
[ISE] 时序约束时序 gaochy1126 2022-11-30 22:13 1 1664
[FPGA] Vivado介绍 AD Vivado vi gaochy1126 2022-11-30 21:02 5 1794
[FPGA] Vivado IP核：FFT实验 AD Vivado fft gaochy1126 2022-11-30 21:00 5 2102
[FPGA] Vivado 调用IP核 AD Vivado ip gaochy1126 2022-11-30 20:57 5 2519
[ISE] ISE工程移植到VIVADO AD Vivado se gaochy1126 2022-11-30 20:54 5 2007
三星流行手机电路图三星手机电路图 AC RaiseCom 2022-11-17 10:26 3 2809
[cadence] cadence操作常用快捷键 AD CAD cadence gaochy1126 2022-10-31 23:14 1 2650