EDA 技术

今日: 0|主题: 7709|帖子: 42939 收藏 (43)

1 ... 8 9 10 111213 14 15 16 ... 193 / 193 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[protel] 使用protel电路设计软件设计高速PCB Prote TE pc gaochy1126 2022-2-27 15:29 1 2373
[FPGA] Quartus工程建立 ar gaochy1126 2022-2-27 15:27 0 2806
[FPGA] Quartus.II调用ModelSim仿真实例 ar models gaochy1126 2022-2-27 15:26 0 2477
[Verilog HDL] verilog中阻塞赋值和非阻塞赋值的区别 AD verilo gaochy1126 2022-2-27 15:13 2 2463
[FPGA] 为FPGA选择最合适的电源管理 gaochy1126 2022-2-27 15:11 2 2328
[FPGA] 基于模型设计的HDL代码自动生成 hd gaochy1126 2022-2-27 15:09 2 3023
[Verilog HDL] FIFO解析攻略 gaochy1126 2022-2-27 15:08 1 2156
[Quartus] LogicLock逻辑锁定工具使用技巧 ck ic gaochy1126 2022-2-27 15:07 0 2259
[FPGA] 基于FPGA的FFT算法硬件实现 AC gaochy1126 2022-2-27 15:04 0 2582
[Quartus] Quartus II的使用技巧之：约束及配置工程 ar gaochy1126 2022-2-27 15:03 1 3608
[FPGA] Quartus II软件基础介绍 ar gaochy1126 2022-2-27 15:02 0 2976
[FPGA] Quartus II添加器件库方法 ar gaochy1126 2022-2-27 15:00 0 3504
[Quartus] Quartus II 使用详解 ar gaochy1126 2022-2-27 14:57 3 2523
[FPGA] Xilinx FPGA设计专家(基础篇) FPGA设计 XILINX AC gaochy1126 2022-2-24 14:10 1 12023
KiCAD之输出生产文件输出 KiCAD AC shine9547788 2022-2-21 14:27 0 3956
FPGA控制DDS输出调频信号时，频谱仪上只出来一个下限值（正 DDS 频谱仪控制冰妃袭阳SS 2022-2-15 11:39 7 4529
robei EDA工具 Robei EDA 设计 zhuheqiang1 2022-2-14 08:42 0 3075
[protel] Altium_Designer_Beta_19.1.4(网盘分享+*) Altium Beta designer 287677728 2022-2-12 11:13* 6 3495
[FPGA] 7天搞定FPGA-Robei与Xilinx 实战教材韩先生攻城狮 2022-2-11 22:42 0 3056
国产替代风起，嘉立创EDA打破海外巨头垄断立创EDA 软件电路 Mo01 2022-2-11 15:14 2 5880
[CPLD] 请问大家一般用什么型号的CPLD,比较好买的 PLD 星空之子 2022-2-10 10:14 2 5522
[ISE] VIVADO约束向导 AD vi Vivado gaochy1126 2022-1-30 16:49 0 2844
[ISE] VIVADO CORDIC IP核 AD ic ip gaochy1126 2022-1-30 16:48 0 3525
[ISE] VIVADO抓取信号 AD vi Vivado gaochy1126 2022-1-30 16:47 0 2921
[ISE] vivado IP核调用 AD ip vi gaochy1126 2022-1-30 16:39 3 2868
[ISE] 提升Vivado编译速度 AD vi 速度 gaochy1126 2022-1-30 16:38 0 2644
[Quartus] Quartus II 管脚分配 ar 管脚分配 gaochy1126 2022-1-30 16:36 3 3152
[ISE] Vivado管脚定义方法 AD vi 管脚 gaochy1126 2022-1-30 16:34 2 2974
[FPGA] Modelsim与ISE/Vivado联合仿真相关设置 AD models se gaochy1126 2022-1-30 16:33 1 2742
[ISE] Vivado联合modelsim仿真 AD models vi gaochy1126 2022-1-30 16:21 2 2623
[ISE] vivado保存debug波形 AD UG vi gaochy1126 2022-1-30 16:20 1 2626
[FPGA] vivado 时序约束 AD vi Vivado gaochy1126 2022-1-30 16:19 1 2972
[FPGA] Vivado HLS 程序优化 AD vi Vivado gaochy1126 2022-1-30 16:17 4 2874
[ISE] Vivado Simulator基本操作 AC AD imu gaochy1126 2022-1-30 16:14 2 2967
[ISE] 安装vivado AD vi Vivado gaochy1126 2022-1-30 16:13 1 2506
[ISE] Vivado中如何将配置程序固化到FLASH AD vi flash gaochy1126 2022-1-30 16:12 1 2889
[FPGA] FPGA的基本工作原理 Xilinx和Altera对比 AC TE gaochy1126 2022-1-27 22:15 0 2662
[FPGA] Altera的FPGA的AS、PS和Jtag配置模式的区别 TE ps gaochy1126 2022-1-27 22:14 0 2540
[cadence] Orcad PSpice教程 AI Train AD gaochy1126 2022-1-27 21:19 0 2884
[FPGA] Verilog硬件描述语言参考手册 AC AD verilo gaochy1126 2022-1-27 20:44 1 2720