本版专家: gaochy1126
收藏本版 |订阅

今日: 0|主题: 7845|帖子: 44074

[cadence] Cadence LVS检查配置文件错误 attach_img
2022-12-29 20:26 0 2167
6个IO引脚有电平变化的时候需要发出一个脉冲,用Verilog写
2022-12-29 20:17 2 2899
[FPGA] verilog语言中模块的端口的输入类型 attach_img
2022-12-29 20:15 1 1757
KiCad 的 Git 差异工具 attach_img
2022-12-8 14:23 6 11678
[PADS] PADS9.5中文使用教程 attachment  ...2
2022-12-5 14:35 36 8294
[ISE] 时序约束 attach_img
2022-11-30 22:13 1 2130
[FPGA] Vivado介绍 attach_img
2022-11-30 21:02 5 2281
[FPGA] Vivado IP核:FFT实验 attach_img
2022-11-30 21:00 5 2439
[FPGA] Vivado 调用IP核 attach_img
2022-11-30 20:57 5 4011
[ISE] ISE工程移植到VIVADO attach_img
2022-11-30 20:54 5 2411
三星流行手机电路图 attachment
2022-11-17 10:26 3 2996
[cadence] cadence操作常用快捷键
2022-10-31 23:14 1 3156
[cadence] Cadence电路原理图全部变成黄色如何解决? attach_img
2022-10-31 23:12 1 3126
[cadence] Cadence数模混合仿真方法及技巧 attach_img
2022-10-31 23:10 5 4033
[cadence] inverter的版图验证 attach_img
2022-10-31 23:08 6 2646
[protel] 有哪些值得推荐的EDA工具? attach_img
2022-10-31 23:02 1 2823
请教一下DDR2的信号问题
2022-10-23 10:49 13 7786
[protel] 电路板的布线设计 attach_img
2022-9-30 16:50 18 3467
[protel] pcb布线规则
2022-9-30 16:42 3 2455
[protel] Altium Designer PCB各层的含义 attach_img
2022-9-30 16:37 2 2834
[protel] 关于AD9各种布线总结 attach_img
2022-9-30 16:35 0 2280
[cadence] PCB等长线设计 attach_img
2022-9-30 16:35 7 2775
[PADS] 求《Mentor Xpedition从零开始做工程之高速PCB设计》电子版 ! attach_img
2022-9-30 15:10 6 3746
[Verilog HDL] VHDL入门·解惑·经典实例·经验总结 attachment  ...2
2022-9-14 16:57 40 4749
[PADS] 原理图左下角有很多封装名称堆积 attach_img
2022-9-14 00:49 0 2397
[protel] AltiumDesigner使用技巧 转发 attach_img  ...2
2022-8-31 22:33 41 3938
[protel] Altium Designer 原理图的绘制 attach_img  ...2
2022-8-31 22:30 43 4768
[protel] Altium designer快速入门心得(转) attach_img  ...2
2022-8-31 22:26 40 4350
[ISE] ISE14.7兼容性问题解决方案
2022-8-31 22:11 0 3042
[ISE] Vivado和ISE设计流程比较 attach_img
2022-8-31 22:07 0 2540
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部