EDA 技术

今日: 0|主题: 7835|帖子: 43985

1 ... 9 10 11 121314 15 16 17 ... 262 / 262 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[protel] Altium Designer系列：添加泪滴 Altium Design Designe gaochy1126 2023-3-18 16:15 0 8654
[protel] Altium Designer中等长线的一种典型画法 Altium Design Designe gaochy1126 2023-3-18 16:11 0 9058
[protel] Altium Designer软件绘制等长走线 Design des 软件 gaochy1126 2023-3-18 15:10 0 9484
[Verilog HDL] 关于wire使用的一些小知识 Wire gaochy1126 2023-3-18 12:59 0 8657
[Verilog HDL] Verilog中wire与reg类型学习 Wire verilo verilog gaochy1126 2023-3-18 12:56 0 8833
[Verilog HDL] Verilog基本语法之wire和reg Wire verilo verilog gaochy1126 2023-3-18 12:55 0 8754
[protel] Altium Designer使用方法 Altium Design Designe gaochy1126 2023-3-14 16:24 10 11880
[protel] Altium Designer设计的小技巧 Altium Design Designe gaochy1126 2023-3-14 16:15 2 8671
Altium designer快速入门 Altium Design Designe gaochy1126 2023-3-14 15:55 5 8903
[protel] Altium Designer快捷键 Altium Design Designe gaochy1126 2023-3-14 15:45 1 7504
[protel] Altium Designer常用快捷键 Altium Design Designe gaochy1126 2023-3-14 15:43 0 7484
[protel] 如何把立创EDA上导出的原理图和封装导入AD的元件库 AD EDA 元件 gaochy1126 2023-3-14 15:28 0 9007
[protel] Altium Designer 下载及安装 Altium Design Designe gaochy1126 2023-3-14 15:11 1 7547
丝印转pdf，怎么让要显示的丝印图铺满整个纸张 pd niu3jin 2023-3-9 17:08 11 6049
[protel] PADS元件外框丝印元件 pads Bottom qiseqiu 2023-3-9 16:53 4 6545
[protel] Altium09的PCB界面中选中元器件时怎么选不中丝印标号了？ Altium PCB 元器件 xiaobinshenzhen 2023-3-9 16:50 8 9295
[protel] Protel 99 SE 画 PCB时，丝印层如何只显示零件位置，不显示零件参数？ PCB protel se luckay 2023-3-9 16:40 9 10315
[Quartus] Quartus II中的Waring UART gaochy1126 2023-2-28 22:35 0 6517
[Quartus] Quartus II 中 Verilog 常见警告/错误汇总 UART verilo gaochy1126 2023-2-28 22:34 1 7931
[FPGA] FPGA的管脚分配 FPGA PGA 管脚 gaochy1126 2023-2-28 22:33 3 5307
[Quartus] 如何在Quartus II中设置Virtual pin UART Virtual gaochy1126 2023-2-28 22:30 0 4622
[Quartus] 设置 Quartus II 的仿真时间大于 1us UART 仿真 gaochy1126 2023-2-28 22:29 0 4733
[Quartus] quartus II输入原理图及仿真步骤 UART 仿真 gaochy1126 2023-2-28 22:29 6 4033
[Verilog HDL] 毛刺滤除的代码应该如何写如图时钟信号 gaochy1126 2023-2-28 22:19 24 4334
[Verilog HDL] 组合逻辑电路毛刺产生原因及防止办法输出信号 gaochy1126 2023-2-28 22:17 24 4281
[Verilog HDL] Verilog中reg和wire的区别总结设计输入输出模块 gaochy1126 2023-2-28 22:15 24 3943
[Verilog HDL] Verilog中begin...end和fork....join的区别和用法 TEST Wire Input gaochy1126 2023-2-28 22:13 24 4673
[FPGA] Verilog中wire与reg类型的区别信号组合触发 gaochy1126 2023-2-28 22:11 24 4245
[CPLD] quartus ii 与 modelsim联合仿真方法 LSI SIM gaochy1126 2023-2-28 22:09 3 3579
[Quartus] Modelsim仿真设置 LSI SIM model gaochy1126 2023-2-28 22:08 4 3883

1 ... 9 10 11 121314 15 16 17 ... 262 / 262 页下一页

今日: 0|主题: 7835|帖子: 43985

快速发帖