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如何用verilog将50M的晶振频率分位1HZ

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 楼主| benxiaohai111 发表于 2012-12-19 21:36 | 显示全部楼层 |阅读模式
verilog, 晶振, hz, 时钟, 相位
前提，不能用计数器，计数到24999999后输出时钟翻转，这样的话分频出来的时钟会有着很大的抖动，并且时钟相位偏移厉害，请问有其他的办法吗？？？
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greenapl1985 发表于 2013-1-27 22:46 | 显示全部楼层
我也很好奇如何做到，芯片可以支持最小到1Hz的频率输出不？
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