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[verilog] STM32 SPI 连接 EPM240T100C5N 数据不稳定
2020-1-21 19:51 13 1791
[FPGA] 玩转Zynq连载35——基于Vivado的Virtual IO在线板级调试 attach_img
2020-1-20 08:37 0 680
[FPGA] 玩转Zynq连载34——[ex54] 基于Zynq的AXI GP总线的从机接口设计 attach_img
2020-1-19 14:38 1 962
[FPGA] 玩转Zynq连载33——基于Vivado的在线逻辑分析仪板级调试 attach_img
2020-1-17 11:24 0 699
[FPGA] DSP FPGA 伺服系统技术方案
2020-1-16 22:13 2 1307
[FPGA] 玩转Zynq连载32——SDK在线运行裸跑程序 attach_img
2020-1-16 09:41 0 491
智能手机屏幕现在有哪些方案啊? 新人帖
2020-1-15 14:49 0 485
[FPGA] 玩转Zynq连载31——[ex53] 基于Zynq PS的EMIO控制 attach_img
2020-1-15 09:19 0 536
[FPGA] 有人新人学习FPGA吗,一起学习
2020-1-13 23:10 2 843
[FPGA] 开启Xilinx Spartan 6的DDR3之路 - 20160823更新 attach_img reward3.00 ...2
2020-1-13 17:56 23 6642
[FPGA] 玩转Zynq连载30——[ex52]基于Zynq PS的GPIO控制 attach_img
2020-1-13 09:44 0 521
[FPGA] Zynq高速串行CMOS接口的设计与实现[下] attach_img
2020-1-12 23:03 0 1158
[FPGA] 玩转Zynq连载29——[ex51] 制作裸跑程序的启动文件BOOT.bin attach_img
2020-1-12 22:50 1 580
[CPLD] 软件的烧录
2020-1-12 22:08 2 761
[FPGA] 《趣味FPGA》-5年经验分享 新人帖 attachment  ...2
2020-1-11 23:27 22 3168
[CPLD] CPLD的RS232通讯问题 attach_img
2020-1-10 15:59 0 760
[FPGA] Xilinx 下载线 原理图、PCB板 attachment  ...2
2020-1-9 21:37 27 6319
基于FPGA的用verilog hdl编写产生spwm波形程序
2020-1-9 18:58 11 5133
[FPGA] 玩转Zynq连载27——导出PS硬件配置和新建SDK工程 attach_img
2020-1-7 09:55 0 513
[FPGA] 基于DSP+FPGA+CPLD/I8669/I44445的电力电子设备通用控... 新人帖
2020-1-6 16:12 3 1167
[FPGA] 玩转Zynq连载26——Vivado中PL的功能仿真 attach_img
2020-1-6 10:22 0 927
[matlab] 下载Microblaze程序到Flash
2020-1-5 19:33 10 4152
[FPGA] 玩转Zynq连载25——[ex04] 基于Zynq PL的自定义IP核集成 attach_img
2020-1-3 10:02 0 492
[FPGA] 我的 VGA 模块来了,含视频教程。大家看看 attach_img  ...2345
2020-1-2 23:03 93 12647
[verilog] FPGA上GTX光纤传输 新人帖
2020-1-2 20:39 3 1864
[FPGA] 玩转Zynq连载24——用户自定义IP核的移植 attach_img
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[FPGA] MIPI DPHY接口的若干种实现方案概述 attach_img
2020-1-1 18:33 6 2742
[FPGA] 玩转Zynq连载23——用户自定义IP核的创建与封装 attach_img
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[FPGA] 玩转Zynq连载22——[ex03] 基于Zynq PL的PLL配置实例 attach_img
2019-12-30 10:37 0 669
FPGA入门视频 新人帖 attach_img  ...23
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[matlab] ICON/ILA/VIO核的例化 attachment
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求助!调试FPGA时如何把时钟改成JTAG CLK
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[verilog] 组合逻辑与时序逻辑为什么要分开写
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