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Verilog 请进!
verilogsegeedgeReset
EDA 技术 jewson 2009-10-29 6 2568 white5502 2009-11-30 13:26
异步复位的问题 ZLG 年轻不在 2010-1-9 5 2233 linhai1986 2010-1-9 23:21
[求助]关于modelsim仿真问题
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ZLG 6019赵文 2010-2-23 5 3060 6019实验室 2010-2-23 21:47
数组异常
edgenpuossetc
FPGA论坛 andyany 2010-9-15 5 2829 crazyforu 2010-10-11 23:16
fpga 程序执行结果
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EDA 技术 book99 2011-5-13 5 2731 weshiluwei6 2011-10-29 13:49
在线求解
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verilog的一个问题
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FPGA论坛 dobypig 2012-5-15 6 2179 可木 2012-5-18 00:02
关于信号延迟问题 attach_img
信号延迟segeedgePOS
FPGA论坛 huangjianhuang 2012-6-28 6 2794 GoldSunMonkey 2012-7-9 22:12
该怎么弄?
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FPGA论坛 hotsauceisme 2013-1-4 5 2116 shiyinjita 2013-1-8 23:44
如何同时使用上升沿和下降沿!?
geedgePOSseos
FPGA论坛 ywert000 2013-1-28 5 2845 薇儿安蓝 2013-1-31 10:31
PWM延时,FPGA里如何实现?我写的程序为什么出现这样的问题 attach_img
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FPGA论坛 lae129 2013-6-9 5 1706 lae129 2013-6-9 13:37
fpga有一个信号不受控制自动拉低
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EDA 技术 502593045 2013-11-18 5 1623 zhaojingzb 2013-11-29 12:02
if(1)有效不行,if(!0)则可以,望解答
TEniedgePOSse
FPGA论坛 tiantianlianxi 2013-11-20 5 1505 tiantianlianxi 2013-11-21 19:49
为什么不能赋值 attach_img
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FPGA论坛 william228 2013-12-25 5 1521 william228 2013-12-28 17:08
诠鼎力推多模TD-SCDMA和EDGE低成本的四核智能电话平台 WPG智能手机论坛 地瓜patch 2014-7-4 6 1699 gaoyang9992006 2014-7-28 18:22
003定时器的不同模式 新唐MCU antusheng 2019-6-30 5 802 zhuomuniao110 2019-7-22 13:35
003的配置字如何在程序里修改
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新唐MCU 幸福小强 2019-11-24 6 677 dongnanxibei 2019-11-27 07:10
配置有问题吗?
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如何使用timer中capture設定在pulse的Rising edge或是Failing edg
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