[求助]为什么仿真时没有波形图
2013-4-26 07:58
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:)
奇怪的E3、L4脚
2013-4-24 12:25
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查相应芯片的管脚说明手册，看看这两个脚的定义。
modelsim综合后仿真时奇怪的高阻
2013-4-25 11:49
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- 4502
检查code看看
奇怪，声明的端口在rtl视图里看不见了
2013-4-25 19:42
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- 3011
确实奇怪，想不通。
为什么组合逻辑always@(*)敏感信号会被综合器砍掉?(4楼已解决)
2013-4-22 13:42
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1，HDL只是语言，他只是一个硬件电路描述语言，
2，综合器是将HDL转换成网表的工具，该工具有差异，
3，想 ...
两者等同
关于FPGA这块的实习问题
2013-4-22 20:04
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:)
此信号能反应过来吗
2013-4-23 23:24
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ns级
各位大神,请教一个关于CHIPSCOPE的问题
2013-4-28 10:27
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:)
FPGA语言综合有什么作用
2013-4-18 20:27
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:lol
准备升级到150MSPS
2013-4-18 21:58
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1，150M的ADC不好搞
2，ADC和FPGA间的联线，尽量不要有什么插座，会影响质量。
3，sram的速率应该不比DDR慢 ...
请教个FIFO的使用问题
2013-5-21 21:19
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1，异步fifo的读写时钟应该可以不同步的，不然如何称异步fifo。
2，查查这个IP的操作时序，个人觉得时序操 ...
:D
请教模拟转FPGA设计
2013-4-17 22:02
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可行，
精度要看你ADC采样的精度
老大，这个版块，应该是技术版块，不能太商业化了吧
2013-4-16 15:07
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干吗要选其他，技术讨论不适合吗?
用Vivado-HLS实现低latency 除法器
2013-4-18 20:43
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......
VHDL中的乘法和除法
2013-4-15 17:37
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乘法和除法最好是调用IP完成，
直接在语言中描述，最好还是调用底层器件完成的，且直接写的话性能还没有保 ...
Cyclone IV E内部SRAM能否被外部总线控制？
2013-4-15 21:00
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:D
讨论个问题：关于全局时钟
2013-4-15 16:20
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项目随笔： 虽有万千语，不知怎么去表白
2013-4-19 22:19
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