spartan 6和virtex5 的的bufio 问题
2013-8-3 11:27
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没人回答？？
主要想要表达的问题：
S6上面，全局时钟引脚，如果我把它当做一个普通的IO，是不是和其他的IO有相同的资源 ...
H.264 fpga
2011-7-1 17:52
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- 2903
网上有开源的解码，但没有开源的编码。
这个代码有什么问题
2013-10-24 23:13
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可以用不同的工具去编译。不同工具给出的提示不一样，有时还便于问题的定位 ...
关于modelsim后仿真的问题
2011-7-13 17:31
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不采用后仿，直接使用功能仿真，就没这个问题了
大家遇到过这样的问题吗?(zz)
2011-7-7 21:52
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遇到过，有时很不稳定，一般是时序不满足要求，或者代码不完全是同步设计 ...
用了两天ISE 13.1 感觉不太爽
2011-7-22 22:19
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12.4对spartan6的支持比较好吗？
大家都是用verilog还是vhdl呢？
2011-8-6 13:42
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三年前一直用的是vhdl，近三年用的是verilog
如何使用约束 将一个接收模块放在接近IO脚的区域
2011-11-23 16:04
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- 7080
如果不可以的话，你可以对每个bit用loc来进行约束，xilinx的约束可以非常精确 ...
对了，xilinx的约束里面还用一个AREA_GROUP RANGE=SLICE_Xm1Yn1:SLICE_xm2Yn2的约束
鱼哥 俺的设计这样约束不行 。哪个地方不行？
另外一个，我还真没试过！
我感觉应该不会出错，它会自动使 ...
另外，如果准确添加，参照ddr的一些设计约束，我发个例子：
INST "ddr2_top0/controller0/ddr_address*" IO ...
synthesize-XST选项里有一个xilinx specific options里面，有个pack IO registers into IOBs，选择yes，试 ...
xilinx培训会进行中...........
2011-6-24 15:27
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有没有相关的培训文档？很想被高级培训一把
Spartan6时钟使用的问题
2011-11-11 22:44
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30M的时钟不直接输出，采用ODDR的方式，输出30M的时钟
关于RLOC约束提供时序性能的问题
2011-7-6 21:06
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今天按照wahahaabc的提示，看了xapp485.pdf和设计说明，ucf文件里面只有rloc_origin约束，是不是可以将模块 ...
现在没时间仔细看，先留个记号
请教：ddr2内存的dqs信号
2012-8-2 18:47
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- 15
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从信号完整性来讲，我知道是这种情况。
我的主要问题是：fpga在读外面的ddr2颗粒数据时，会根据这个信号 ...
赛灵思FPGA世界的朋友，请帮忙投票哦！
2011-6-25 14:55
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- 4575
投了，支持
世界难题真的被我阶段性攻克了
2011-7-5 08:25
- 创业|外包|承接
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跟垄断客户打交道，就是这样，钱字当道。成也萧何，败也萧何。做得好，一帆风顺，不好，就是一个恶性循环。 ...
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