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关于XILINX FPGA调试SDRAM时时钟相移的问题

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goodthing|  楼主 | 2012-9-26 09:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, FPGA, SDRAM, XILINX, 调试
问下大家哦，就是用FPGA外挂SDR SDRAM时，内部逻辑的时钟和SDRAM的时钟会有一个相移，这样才会稳定，但是这个相移是怎么算出来的呢？
最近在调试SDRAM，都是把这个相移试出来的，ALTERA的话好像网上资料挺多的，有说怎么算，用XILINX的话要怎么算呢，谢谢大家哦！

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沙发
51xlf| | 2012-9-26 20:08 | 只看该作者
这个东西没有做过，支持帮顶一下！

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