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[FPGA] 电平转换芯片 attachment
2025-1-17 16:52 0 10400
[FPGA] FPGA专业书籍,详细介绍了Xilinx FPGA器件、ISE设计开发工具...  ...23456..10
2025-1-17 11:33 185 65157
[FPGA] FPGA算法工程师、逻辑工程师、原型验证工程师有什么区别? attach_img
2025-1-8 11:29 4 18045
[FPGA] 求助FPGA状态机的条件always0和!always0是什么?(quartus II生成) 新人帖 attach_img
2025-1-8 09:40 1 12432
[CPLD] 【视频资源分享】关于CPLD的一些视频资料分享 attach_img
2024-12-27 11:04 0 11264
[FPGA] modelsim中文件无法编译 新人帖 attach_img
2024-12-23 14:40 0 11516
[FPGA] 写 Verilog 如何做到心中有电路?
2024-12-13 08:19 2 16434
[FPGA] FPGA 新人帖
2024-12-6 21:58 0 12050
这个LVDS数据波形数据怎么解读 attach_img
2024-12-6 17:59 9 18947
[FPGA] 助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
2024-12-6 17:19 0 15535
[FPGA] 基于闪存FPGA架构M2S075/M2S100/M2S150低功耗SmartFusion2 SoC FPGA attach_img
2024-12-4 17:34 0 12336
[FPGA] 深入芯片核心,剖析SmartFusion2 SoC FPGA系列的M2S005S器件 attach_img
2024-12-3 15:56 0 12158
Xilinx DDR3控制器接口带宽利用率测试(二) digest
2024-12-3 10:48 8 14594
[FPGA] 今日说“法”:上拉、下拉电阻那点事 attach_img
2024-11-30 08:47 3 12728
[FPGA] 简谈数字电路设计中的抖动 attach_img
2024-11-30 08:46 1 13740
[FPGA] zynq 的axi can IP问题 新人帖
2024-11-28 14:36 0 11760
[FPGA] 怎么样提高verilog代码编写水平?
2024-11-28 12:46 2 15541
[FPGA] PCIe-403和bitware性能参数对比 attach_img
2024-11-27 19:35 0 11716
[FPGA] 一文讲解单片机、ARM、MCU、DSP、FPGA、嵌入式错综复杂的关系! attach_img
2024-11-27 09:29 1 16326
Verilog 简明教程 attachment digest  ...234
2024-11-27 09:15 60 26433
[FPGA] FPGA Verilog HDL有什么奇技淫巧? attach_img
2024-11-27 09:14 1 15076
[FPGA] 双通道250Msps采集和双通道12.6Gsps回放电路设计 attach_img
2024-11-18 19:38 0 12027
[FPGA] 基于FPGA的SLVS-EC RX代码实现 新人帖 attach_img
2024-11-14 09:49 0 12870
[FPGA] 易灵思FPGA用的人多吗
2024-11-12 16:54 11 18028
[FPGA] 在米尔电子MPSOC实现12G SDI视频采集H.265压缩SGMII万兆以太网推流
2024-11-1 16:56 0 12160
[FPGA] 求基于ZYNQ的AD7768采集工程,学习参考下 新人帖
2024-10-30 21:05 1 12947
[FPGA] vivado2020**版安装在公司电脑上会有法律风险吗
2024-10-26 10:45 0 11725
[Quartus] 熟悉quartus的朋友请进请问为什么pin planner里会出现jtag信号 attach_img
2024-10-16 12:22 2 12636
[FPGA] FPGA做深度学习能走多远?
2024-9-27 20:53 0 12341
关于自动售货机设计问题,非常纠结,高手见笑了
2024-9-26 11:29 8 15573
[verilog] 自动售货机 Verilog 语言 状态机 FPGA 源代码 论文完整程序及... attach_img
2024-9-26 11:23 1 12555
[FPGA] FPGA Verilog HDL代码如何debug?
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VIO中的input怎么进行出串行数据输入
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[FPGA] 8通道PCIe-SGDMA,PCIe-QDMA,PCIe-RDMA,PCIe-CDMA控制器,Xilinx FPGA,高性能低延时,介绍使用手册 attachment
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