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[Actel FPGA] verilog hdl 编写的传输门

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3158|3
 楼主| 年轻不在 发表于 2010-4-26 23:04 | 显示全部楼层 |阅读模式
HDL, 编写, verilog, IO, module
module bidir(io_port,en,data);
inout       io_port,data;
input       en;
buffif1(io_port,data,en);
buffif0(data,io_port,en);
endmodule

我是新手，这个程序没有错误，但是综合不了，请问是什么原因？请指点，十分感谢！
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寂寞男孩 发表于 2010-4-27 13:42 | 显示全部楼层
请问EasyFPGA030可以实现全双工通信吗？
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淡蓝的天空 发表于 2010-4-27 14:11 | 显示全部楼层
楼上的需要达到什么样的全双工通信？还没描述清楚呢~～
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想实习去 发表于 2010-4-27 20:13 | 显示全部楼层
就是啊，说具体点
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