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[CPLD] FPGA如何接收LVDS信号

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 楼主| harvard83 发表于 2013-1-21 15:24 | 显示全部楼层 |阅读模式
FPGA, LVDS, 信号, 时钟, 时钟频率
是不是在接收端写一个IOBUFDS缓冲，然后根据串行数据的时钟频率一位一位接收就可以了吗？
还是需要其他的配置？
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Backkom80 发表于 2013-1-21 17:27 | 显示全部楼层
基本是这样
P和N要从相应的IO输入
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参与人数 1威望 +3 收起 理由
hawksabre + 3 很给力!

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hawksabre 发表于 2013-1-21 19:58 | 显示全部楼层
Backkom80
一出马   问题立马搞定   哈哈  
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Backkom80 发表于 2013-1-22 08:02 | 显示全部楼层
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zbhbyc 发表于 2013-1-22 11:54 | 显示全部楼层
还需要做相位调整，数据对齐。和IOBUFDS配合起来中的还有IODELAY
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zs198729 发表于 2013-1-24 16:38 | 显示全部楼层
记得有相应的能接收LVDS的管脚。
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明空 发表于 2013-1-24 17:13 | 显示全部楼层
xilinx有相应的参考设计，S6是XAPP1064，S3是XAPP485，没记错吧
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zhulin 发表于 2013-1-24 17:40 | 显示全部楼层
最好还是用ASIC,如果发送端用展频功能，FPGA不太可能解出正确的数据
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