已经解决---关于i.MX6 DDR3的CLK连接疑问

发表于 2014-12-4 13:17

本帖最后由 jiayong1913 于 2015-4-10 16:10 编辑

目前，看到i.MX6的Demo板上DDR3的Layout采用了四片DDR3来做设计，拓扑方式采用的是T形拓扑，使用了两组CLK时钟连接信号，分别是CLK0和CLK1，另外，我现在也采用了四片DDR3设计，拓扑方式使用Fly-by的方式来进行layout，所以，如果是按我所采用Fly-by的拓扑方式是否使用其中一组的CLK信号就可以了，而不用使用两组CLK信号连接？？？目前在i.mx6的相差硬件设计手册上也没有看到相关的描述，希望飞思卡尔相关FAE来解答一下，谢谢！

发表于 2014-12-10 13:15

楼主你好，我前两天休假了，今天刚回来。帮你看一下哈，请耐心等待~~

发表于 2014-12-19 15:04

FSL_TICS_Rita 发表于 2014-12-10 13:15
楼主你好，我前两天休假了，今天刚回来。帮你看一下哈，请耐心等待~~

另外，目前我把拓扑结构作了修改，修改成树型结构，四片DDR3放在同一面，不知道时钟线该怎么连？？

发表于 2015-2-12 17:34

楼主你好
通过和我们I.MX工程师的沟通：
建议你将此问题按照帖子飞思卡尔申请样片与购买的论坛VIP通道开通了，小伙伴速来! 提交一个服务请求：
如果你尚未注册飞思卡尔官网账号，请先点击注册按钮：右侧图标完成注册。
如果你已有飞思卡尔官网账号，可以点击申请SR按钮：右侧图标提交一个服务请求。
最好使用英文详细描述一下遇到的问题，以便国内外工程师都能够帮助到你

发表于 2015-2-12 20:11

不是只有一组差分时钟吗，怎么有两组时钟

发表于 2015-2-28 16:46

帮忙顶

发表于 2015-8-6 16:50

楼主你好，能分享一下树形结构和Fly-by拓扑CLK的连接方式吗？

发表于 2015-8-7 08:41

虽然是搞软件的，还是关注一下......帮你顶起来......

[i.MX] 已经解决---关于i.MX6 DDR3的CLK连接疑问

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