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运放的中频段 模拟技术论坛 legend_yuan 2012-12-5 5 2431 maychang 2012-12-5 16:20
FPGA+DSP多通道数据采集和处理电路的时钟分配问题 attach_img FPGA论坛 lifeman001 2012-12-5 14 3743 gaochy1126 2012-12-9 13:07
同样的程序在105上跑是1S,在103上是9S attach_img ST MCU tianli1980 2012-12-5 6 1781 uet_cache 2012-12-6 21:27
Xilinx FPGA的约束设计和时序分析总结
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PCF8563时钟读出的一直为0xFF attachment 侃单片机论坛 chenyu988 2012-12-5 6 2556 chenyu988 2012-12-21 08:31
FPGA中常犯设计错误列表 EDA 技术 GoldSunMonkey 2012-12-6 9 1615 GoldSunMonkey 2012-12-8 20:52
STM32 SPI时钟设置
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SPI时钟设置问题 ST MCU zousong 2012-12-9 0 1444 zousong 2012-12-9 15:26
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Verilog HDL语言always块未声明positive或negative导致的时钟不对准 attach_img digest FPGA论坛 FangTT 2012-12-9 5 3080 薇儿安蓝 2013-1-30 13:52
ILI9325设计软时钟问题!
ILI9325时钟LCDCDck
侃单片机论坛 liuyongliuyong 2012-12-9 1 2403 liuyongliuyong 2012-12-11 15:14
添加时序约束的技巧分析 digest FPGA论坛 DragonKing88 2012-12-11 13 6033 薇儿安蓝 2013-1-30 13:49
verilog学习五点经验分享
verilogRSSTge时钟
EDA 技术 FangTT 2012-12-11 5 2474 bill_shi68 2013-5-10 20:13
FPGA基础知识:详解时钟 FPGA论坛 FangTT 2012-12-11 16 3132 jahnson066 2012-12-19 17:50
时钟配置超过允许最大时钟,会把芯片烧掉吗? 德州仪器MCU 拿起书本 2012-12-11 4 1739 tianli1980 2012-12-15 12:11
时钟线输出低电平,这样出错了……
时钟电平pigpGPIO
ST MCU jxmzzr 2012-12-12 3 1938 uet_cache 2012-12-12 11:37
VHDL这个警告怎么消除?
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FPGA论坛 entepino 2012-12-12 9 1669 GoldSunMonkey 2012-12-14 22:27
基于verilog设计的秒表 数字广电 王一冰 2012-12-13 0 1836 王一冰 2012-12-13 20:15
FPGA管教分配需要考虑因素
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