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黑金 Verilog HDL那些事儿——建模篇、时序篇、整合篇 资料包 attachment
HDL ，verilog ，建模 ，时序 ，HID
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工作走硬件还是软件编程很是茫然
硬件 ，软件编程 ，C语言 ，HDL ，VHDL
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占空比控制 attach_img
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FPGA论坛 2287312853 2019-11-25 4 1253 2287312853 2019-11-26 08:55
仿真问题
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德州仪器模拟论坛 wuhany 2019-10-18 9 626 wuhany 2019-10-18 19:56
Verilog HDL的基本语法 attachment
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FPGA论坛 mdy郭柏荣 2019-9-6 2 943 mdy郭柏荣 2019-10-18 15:31
verilog编译错误
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新手园地 fgc35159 2019-6-19 2 1831 ta1ent 2019-6-24 15:01
推荐一款好使的高速USB芯片
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英飞凌MCU论坛 chenjunt 2019-5-7 7 1793 rickluo 2019-5-8 13:23
状态机实践入门
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Navota NV32 MCU HKingS 2019-4-27 6 3657 LY区区 2020-5-11 10:08
波形仿真报错 attach_img
仿真 ，编译 ，HDL ，Quartus ，quartusII
FPGA论坛 dingzwsunny 2019-4-19 2 1183 dingzwsunny 2019-4-20 14:14
明德扬FPGA连载课程第一阶段第三章VERILOG（1）
verilog ，FPGA ，仿真 ，电路 ，HDL
电子技术交流论坛 guyu_1 2018-11-5 0 707 guyu_1 2018-11-5 20:23
硬件还是软件
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Megawin(笙泉)单片机 guoyt 2018-9-19 21 1722 guoyt 2018-9-19 17:04
HDL语言的层次概念是指？
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新手园地 スモモ 2018-9-11 0 597 スモモ 2018-9-11 10:54
FPGA DSP 解决方案3
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德州仪器模拟论坛 wuhany 2018-8-15 9 662 wuhany 2018-8-16 09:28
4组数据混在一起，如何分离开来 attach_img
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基于Verilog HDL的FIR数字滤波器设计与仿真 attachment
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德州仪器模拟论坛 Violin11 2018-12-5 1 837 Violin11 2018-12-5 16:26
编译工程文件的时候总是提示“N/A until Partition Merge”的问题 attach_img
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FPGA论坛 xiaoxiao4816 2019-5-7 0 2994 xiaoxiao4816 2019-5-7 08:24
【工程源码】Verilog语言例程《王金明：《Verilog HDL 程序设... attachment
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FPGA论坛 zgmxs 2020-2-28 0 806 zgmxs 2020-2-28 20:27
emwin中的回调函数
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新手园地 3月的尾巴 2019-11-28 0 234 3月的尾巴 2019-11-28 12:36
如何用HDL描述四位的全加法器、5分频电路？
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新手园地 追光少年 2018-9-11 0 356 追光少年 2018-9-11 10:16
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