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FPGA实战演练逻辑篇4：Verilog与VHDL
FPGA ，verilog ，VHDL ，C语言 ，逻辑器件
FPGA论坛 rousong1989 2015-3-16 0 658 rousong1989 2015-3-16 11:58
FPGA入门：第一个工程实例之设计输入 attach_img
FPGA ，HDL ，hd ，VHDL ，代码
FPGA论坛 rousong1989 2015-2-28 0 854 rousong1989 2015-2-28 10:55
FPGA入门：Verilog/VHDL语法学习的经验之谈
VHDL ，verilog ，FPGA ，代码 ，电路
FPGA论坛 rousong1989 2015-1-29 0 985 rousong1989 2015-1-29 09:20
VHDL脉冲丢失
脉冲 ，VHDL ，se ，top ，ST
FPGA论坛 cdcc0606 2015-1-26 0 954 cdcc0606 2015-1-26 17:03
为啥systemc不如verilog和vhdl流行呢？
verilog ，VHDL ，SystemC ，FPGA ，PGA
电子技术交流论坛 sosozz 2014-12-26 8 1998 LeaderHuang 2014-12-29 09:24
仿真总是出现问题
仿真 ，HDL ，VHDL ，信号 ，信号发生器
德州仪器模拟论坛 wuhany 2014-12-11 17 965 comeon201208 2014-12-15 19:59
有简单的vhdl代码对于低通fir滤波器
fir滤波器 ，VHDL ，低通 ，HDL代码 ，ge
FPGA论坛 jahveh123 2014-12-9 0 834 jahveh123 2014-12-9 23:38
11.11抄底价大拍卖—《VHDL嵌入式数字系统设计教程》--已结束 attach_img
VHDL ，嵌入式 ，数字系统设计 ，AC ，ic
活动专区 21小跑堂 2014-11-7 13 2214 潜力变实力 2014-11-10 08:43
求教啊 有没有人有完整的基于vhdl的卷积码编解码器源码
VHDL ，源码 ，编解码器
EDA 技术 mr碎花 2014-11-5 0 763 mr碎花 2014-11-5 22:41
Quartus Ⅱ VHDL 仿真问题 attach_img
VHDL ，仿真 ，Quartus ，AI ，TI
FPGA论坛 蔚蓝柳叶 2014-10-12 6 1619 chenzhi658 2014-10-14 16:46
VHDL怎么存储数据？？
VHDL ，SIGNAL ，verilog ，verilo ，向量
FPGA论坛 jlgcumt 2014-9-19 5 1120 andous 2014-9-20 22:08
VHDL 1602 第二行只显示点阵
VHDL ，点阵 ，ST ，ic ，logic
EDA 技术 kids_calamus 2014-8-27 2 1322 gaochy1126 2014-9-1 23:17
DSPBUIDER 生成VHDL
VHDL ，ui ，IDE ，DSP ，HDL代码
FPGA论坛 qqqlijie 2014-8-24 2 1229 qqqlijie 2014-8-26 11:46
Verilog和VHDL的问题
verilog ，VHDL ，FPGA ，PGA ，vhdl语言
FPGA论坛 wangch_sh 2014-8-24 7 1558 zhulin 2014-9-1 13:43
跨时钟传输数据，写侧数据是8个8位的，怎么让读16位，每次读2个，4次读完
时钟 ，传输数据 ，HDL ，VHDL ，hd
EDA 技术 西望遥安 2014-8-9 0 919 西望遥安 2014-8-9 14:59
Verilog程序转为VHDL求帮忙
VHDL ，verilog程序 ，TPU ，Output ，TE
电子技术交流论坛 a13251195 2014-5-29 0 962 a13251195 2014-5-29 17:59
VHDL和Verilog换行符
HDL ，verilog ，VHDL ，verilo ，hd
EDA 技术 0林心诚0 2014-5-20 6 22885 520123 2014-5-22 18:15
quartus怎么将生成的PLL倍频功能放进自己的程序中呢？
PLL ，Quartus ，倍频 ，HDL ，VHDL
FPGA论坛 bzy812 2014-5-13 2 1691 ococ 2014-5-15 16:59
正弦波信号发生器问题VHDL attach_img
正弦波信号 ，信号发生器 ，VHDL ，AC ，ge
EDA 技术 damoyeren 2014-6-16 1 1333 gaochy1126 2014-6-19 00:24
modelsim10.2C**后提示错误，以及如何进行verilog vhdl混合仿真
modelsim ，仿真 ，verilog ，VHDL ，AD
FPGA论坛 951729153 2015-1-27 1 3523 ococ 2015-1-29 08:43
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