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一个时钟下降沿计数,经常检测不到下降沿 attach_img
时钟geRSSTedge
FPGA论坛 dongdong521 2013-11-27 9 2057 zhaojingzb 2013-11-27 15:42
if(1)有效不行,if(!0)则可以,望解答
TEniedgePOSse
FPGA论坛 tiantianlianxi 2013-11-20 5 1322 tiantianlianxi 2013-11-21 19:49
fpga有一个信号不受控制自动拉低
FPGA信号控制geedge
EDA 技术 502593045 2013-11-18 5 1374 zhaojingzb 2013-11-29 12:02
一个Verilog新手问题 attach_img
verilogedgePOSseos
FPGA论坛 supers001 2013-11-7 7 1369 supers001 2013-11-10 16:13
今天刚刚开始学FPGA,有些问题问一下大家。
FPGARSSTgeedge
FPGA论坛 wwchang 2013-9-29 11 7837 廊桥拾梦 2013-10-5 22:23
求助这段verilog点灯程序咋理解
verilogLEDedgenpuos
FPGA论坛 flyhouse112 2013-8-26 5 2790 flyhouse112 2013-8-29 10:02
IO口一直为低电平
电平IOgeCOMedge
英飞凌MCU论坛 lazybird721 2013-8-14 0 1679 lazybird721 2013-8-14 17:43
请教一个问题!
geaverageedgePOSse
FPGA论坛 cuianbin 2013-7-24 2 10015 GoldSunMonkey 2013-7-24 20:56
急切请教有条件赋值的问题,在线等!
edgeosRSseST
FPGA论坛 alecsoo 2013-6-25 8 1677 GoldSunMonkey 2013-6-25 23:05
verilog 检测上升沿和下降沿的一种方法 attach_img
verilogedgegeAC代码
FPGA论坛 卧薪又尝胆 2013-6-21 12 11778 ar_dong 2014-12-9 20:11
STM32 能双极性捕获吗
STM32icedgepolarTI
ST MCU 菜鸟同学 2013-6-13 2 2003 菜鸟同学 2014-9-1 19:48
PWM延时,FPGA里如何实现?我写的程序为什么出现这样的问题 attach_img
PWMFPGAgeedgePOS
FPGA论坛 lae129 2013-6-9 5 1389 lae129 2013-6-9 13:37
按键的verilog问题
verilogInputnpuedgeos
FPGA论坛 hjl240 2013-4-30 1 2255 GoldSunMonkey 2013-5-1 16:05
时钟问题
时钟edgePOS引脚se
FPGA论坛 cxh_boy 2013-4-25 8 1894 cxh_boy 2013-4-27 16:22
组合逻辑与时序逻辑疑问 FPGA论坛 magic_yuan 2013-4-1 8 3439 magic_yuan 2013-4-2 10:46
看到一个题,数据在时钟上升沿变化 检测这个数据的方法 attach_img
时钟geACBCDedge
FPGA论坛 cuianbin 2013-3-21 12 3707 xjsxjtu 2013-3-23 22:59
自己写的三段式状态机程序,有点问题,请教 FPGA论坛 jlgcumt 2013-3-12 16 2986 xjsxjtu 2013-3-14 20:01
边缘检测后如何保持输出一直为1
边缘检测vrgeedgeRS
FPGA论坛 aikimi7 2013-3-17 4 1359 feihong777 2013-3-18 17:19
关于测量时钟频率跳变次数统计的问题 attach_img
时钟频率STRSgeedge
FPGA论坛 qiwaren 2013-5-24 3 1467 qiwaren 2013-5-26 20:58
verilog always 应用
verilogge触发电路edge
电子技术交流论坛 求进的心 2013-10-21 0 1095 求进的心 2013-10-21 21:11