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fpga有一个信号不受控制自动拉低
FPGA信号控制geedge
EDA 技术 502593045 2013-11-18 5 1300 zhaojingzb 2013-11-29 12:02
一个Verilog新手问题 attach_img
verilogedgePOSseos
FPGA论坛 supers001 2013-11-7 7 1293 supers001 2013-11-10 16:13
verilog always 应用
verilogge触发电路edge
电子技术交流论坛 求进的心 2013-10-21 0 1058 求进的心 2013-10-21 21:11
今天刚刚开始学FPGA,有些问题问一下大家。
FPGARSSTgeedge
FPGA论坛 wwchang 2013-9-29 11 7691 廊桥拾梦 2013-10-5 22:23
求助这段verilog点灯程序咋理解
verilogLEDedgenpuos
FPGA论坛 flyhouse112 2013-8-26 5 2700 flyhouse112 2013-8-29 10:02
IO口一直为低电平
电平IOgeCOMedge
英飞凌MCU论坛 lazybird721 2013-8-14 0 1634 lazybird721 2013-8-14 17:43
请教一个问题!
geaverageedgePOSse
FPGA论坛 cuianbin 2013-7-24 2 9946 GoldSunMonkey 2013-7-24 20:56
急切请教有条件赋值的问题,在线等!
edgeosRSseST
FPGA论坛 alecsoo 2013-6-25 8 1560 GoldSunMonkey 2013-6-25 23:05
STM32 能双极性捕获吗
STM32icedgepolarTI
ST MCU 菜鸟同学 2013-6-13 2 1966 菜鸟同学 2014-9-1 19:48
关于测量时钟频率跳变次数统计的问题 attach_img
时钟频率STRSgeedge
FPGA论坛 qiwaren 2013-5-24 3 1366 qiwaren 2013-5-26 20:58
按键的verilog问题
verilogInputnpuedgeos
FPGA论坛 hjl240 2013-4-30 1 2139 GoldSunMonkey 2013-5-1 16:05
时钟问题
时钟edgePOS引脚se
FPGA论坛 cxh_boy 2013-4-25 8 1810 cxh_boy 2013-4-27 16:22
组合逻辑与时序逻辑疑问 FPGA论坛 magic_yuan 2013-4-1 8 3324 magic_yuan 2013-4-2 10:46
看到一个题,数据在时钟上升沿变化 检测这个数据的方法 attach_img
时钟geACBCDedge
FPGA论坛 cuianbin 2013-3-21 12 3598 xjsxjtu 2013-3-23 22:59
边缘检测后如何保持输出一直为1
边缘检测vrgeedgeRS
FPGA论坛 aikimi7 2013-3-17 4 1246 feihong777 2013-3-18 17:19
自己写的三段式状态机程序,有点问题,请教 FPGA论坛 jlgcumt 2013-3-12 16 2847 xjsxjtu 2013-3-14 20:01
检测边沿问题
ckedgePOS信号寄存器
FPGA论坛 廊桥拾梦 2013-2-26 8 2310 GoldSunMonkey 2013-3-27 23:27
sys_reset复位信号的写法--提高可靠性
Reset信号异步edgege
FPGA论坛 DragonKing88 2013-3-7 10 2661 xjsxjtu 2013-3-29 22:52
PWM延时,FPGA里如何实现?我写的程序为什么出现这样的问题 attach_img
PWMFPGAgeedgePOS
FPGA论坛 lae129 2013-6-9 5 1333 lae129 2013-6-9 13:37
verilog 检测上升沿和下降沿的一种方法 attach_img
verilogedgegeAC代码
FPGA论坛 卧薪又尝胆 2013-6-21 12 11693 ar_dong 2014-12-9 20:11