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[modelsim] 请教一下关于新老版本的问题,原来的波形备注的功能,新版本没找到在哪里 新人帖
2022-12-14 19:59 0 1248
vivado配置modelsim
2022-12-11 22:50 0 3374
[FPGA] 5702开发板用户手册 attach_img
2022-12-9 10:05 0 1401
[FPGA] 【银杏科技ARM+FPGA双核心应用】CYCLONE4系列26——PS配置模式 attach_img
2022-12-6 21:27 17 8994
EP4SGX530手册+配套的工程实例 attach_img
2022-12-6 21:18 3 4197
[FPGA] 初学者选用哪种开发板好 新人帖
2022-12-5 09:21 2 1981
[FPGA] 国内最全的高速AD、DA、时钟芯片、接口芯片资料!
2022-12-4 23:03 10 3973
[FPGA] 基于JESD204B和PCIe DMA的多通道数据采集和回放系统 attach_img
2022-12-4 16:29 2 4870
[FPGA] 天玑9200支持WiFi 7,吞吐率提升170%,功耗节省高达70%
2022-12-2 18:54 0 1342
[FPGA] MP5705 底板 用户手册 attach_img
2022-12-2 17:49 0 1473
[FPGA] 天玑9200旗舰芯升级5G新双通,两张卡通话、上网同时用,这才是真双卡!
2022-12-2 16:07 0 1682
[FPGA] 高云半导体有一颗内置M3硬核的FPGA
2022-12-2 11:21 0 1322
[FPGA] FPGA行业前景
2022-11-28 14:16 0 1389
[FPGA] 工业级FPGA XC5VLX30T-1FF323C 规格参数 attach_img
2022-11-24 10:29 0 1829
modelsim仿真 attach_img
2022-11-23 08:54 0 1846
[FPGA] Xilinx Zynq-7000系列XC7Z035/XC7Z045高性能SoC处理器评估板PS端ETH RJ45接口 attach_img
2022-11-19 19:00 0 1881
[FPGA] 【强烈推荐】特权老师又一最新力作-Verilog边码边学 视频...  ...2
2022-11-18 14:26 24 10140
[verilog] 请教高手 wire类型变量条件下如何赋值
2022-11-18 12:29 0 1717
[CPLD] cpld IO口输入电阻 新人帖
2022-11-18 10:12 8 3208
[FPGA] AX58100+FPGA设计自己的IO从站讲解系列——3
2022-11-18 09:45 1 2402
[FPGA] P5652(A10)核心板用户手册及使用说明 attach_img
2022-11-16 10:14 0 2335
UD PCIe-402 全国产化信号处理模块(配套FMC子卡) 新人帖 attach_img
2022-11-14 21:06 0 1748
[FPGA] FPGA开发软件合集-Vivado Quartus ModelSim各个最新版本合集 attach_img
2022-11-14 11:56 13 6790
[FPGA] 10M16DAF484I7G FPGA 现场可编程门阵列
2022-11-11 10:33 0 1610
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[FPGA] AD9361、AD9613高速AD采集处理开发案例,基于C6678+Kintex-7 attach_img
2022-11-5 23:50 1 3033
[VHDL] 关于XILINX的BRAM_SDP_MACRO参数INIT_FILE的疑问
2022-11-5 13:28 0 1947
[FPGA] 国产FPGA/DSP替代 新人帖
2022-11-4 10:27 3 2583
[FPGA] Zynq核心板 attach_img
2022-11-2 20:13 6 3625
关于Xilinx ZYNQ Ultrascale+ MPSoC使用原生PS端DP接口实现Live模式输出的经验分享 attach_img
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[modelsim] 选通显示的仿真问题 attach_img
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[FPGA] 易灵思Ti60 FPGA专题(1)-器件和需求介绍 attach_img
2022-10-12 16:08 0 2310
dfx_controller_v1_0::format_bin_for_icap使用异常
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2022-10-8 18:37 0 1864
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