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AHB slave 3
2018-9-9 19:18 0 263
AHB slave 2
2018-9-9 19:16 0 231
AHB slave 1,HRESP should be OKAY and HREADY should be high?
2018-9-9 19:14 0 263
AHB从机HREADY是否有特定条件?
2018-9-9 19:12 0 481
如何获得CMSDK组件的IP-XACT描述?
2018-9-9 19:10 0 383
在Nexys3上编译ClockDiv_XilinxS6.v时出错
2018-9-9 19:08 0 361
要求供应商:改进SPI / SSP
2018-9-9 19:06 0 317
在启动辅助CPU时通过哪个指令触发辅助内核
2018-9-9 19:04 0 239
当我进入非安全环境时,应该执行什么流程以使缓存和MMU正常工作?
2018-9-9 19:02 0 221
用于Cortex M0的SRAM-是否需要支持字节写入?
2018-9-9 19:00 0 310
为什么在信息中心找不到PL301的TRM
2018-9-9 18:58 0 172
Linux应用程序的C ++库在哪里?
2018-9-9 18:56 0 325
CPUIdle Marvell SoC
2018-9-9 18:54 0 760
需要ARM SystemC模型
2018-9-9 18:52 0 382
tsmc 0.13um中约有两个端口的SRAM编译器?
2018-9-9 18:50 0 523
PL022 PrimeCell SPI控制器的框架宽度
2018-9-9 18:48 0 624
swd接口如何控制多个核的debug
2018-9-9 18:46 0 258
gcc编译器编译特殊函数出现程序跑飞的疑问?
2018-9-9 18:44 0 442
文言文写代码 xswl 有了解的么
2018-9-9 18:42 0 152
你怎么看?
2018-9-9 18:40 0 158
分类问题计算AUC选择predict_proba还是predict
2018-9-9 18:38 0 338
APB, AHB, AXI 3, AXI 4 的区别是什么?
2018-9-9 18:36 0 196
关于CoreSight的一些问题
2018-9-9 18:34 0 326
什么是微架构?
2018-9-9 18:32 0 312
有人可以介绍一下ARM compiler的具体情况吗?
2018-9-9 18:30 0 285
ARMv8 Vector table问题
2018-9-9 18:28 0 319
flush L2 DCache by MVA问题
2018-9-9 18:26 0 275
CA7的没一个cacheline,dirty bit只有一个bit位吗?
2018-9-9 18:24 0 232
对于一个给定的DRAM addr,如何得到它对应的way?
2018-9-9 18:22 0 233
对于Cortex-A7,一个32bit addr,哪些bits标示set index ?
2018-9-9 18:20 0 294
咨询一个CA7上对L1 DCache的操作问题?
2018-9-9 18:18 0 336
RVBAR_EL3 in ARMv8
2018-9-9 18:16 0 549
Cortex-A53 / Cortex-A57的地址线数目
2018-9-9 18:14 0 470
Non-secure EL1&0 VA 转换PA
2018-9-9 18:12 0 328
Read or Write Allocate Policy?
2018-9-9 18:10 0 256
ARMv8中:stage1 and stage2 address translation
2018-9-9 18:08 0 493
对于Cortex-m内核而言,ITM总线和ETM总线有什么区别?
2018-9-9 18:06 0 270
LDP/STP burst transaction question in ARMv8
2018-9-9 18:04 0 417
新手关于 Neon 和 VFP 几点疑问
2018-9-9 18:02 0 408
如何获得cortex-a8中的Debug unit 的基地址?
2018-9-9 18:00 0 397
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