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R5的MIPIS多少？或算力如何估算？ MIPI pi ip 白闻不如怡见 2018-9-9 13:38 0 179
多核执行程序是怎样的？多核执行程序程序你说说说说 2018-9-9 13:36 0 84
IPCM和gic自带的sgi中断机制有啥联系或者区别吗？ IPC PCM roucun 2018-9-9 13:34 0 307
Freescale MC9S12xep适用吗？做控制器 freescale 控制器 MC9S12 Spikess 2018-9-9 13:32 0 325
请问未来5年AI发展趋势如何？ AI 菊江先生 2018-9-9 13:30 0 156
处理Inout端口-设计和测试平台编写 inout 测试平台编写哈金 2018-9-9 13:28 0 399
AXI 4 UPsizer Downsizer模块的协议检查器WSTRB出错？ UPS ST 总线卡拉瓦乔 2018-9-9 13:26 0 386
APB从站应何时从APB主站读取/写入事务的采样地址/数据？时钟 AD access roucun 2018-9-9 13:24 0 305
[ARM GICv3-GIC流协议]正在从CPU接口检索中断！ ARM 接口 ic 一片混沌 2018-9-9 13:22 0 305
是否有同时使用HWDATA和HRDATA的情况？总线处理器接口第十代火影 2018-9-9 13:20 0 290
AHB中的BURST功能起什么作用？ ST RS hb 道子 2018-9-9 13:18 0 342
为什么AHB从站需要HBURST信号？信号 ST RS 河童 2018-9-9 13:16 0 272
具有负载存储架构的简单处理器能否支持BURST？处理器 RS ST 肉坨坨 2018-9-9 13:14 0 314
包装BURST传输有什么目的？ ST RS 你说说说说 2018-9-9 13:12 0 135
在APB总线上进行多次传输的断言? 总线 APB总线丑帅丑帅的 2018-9-9 13:10 0 234
[AXI协议]是否允许主机禁用非窄WRAP突发中的字节通道？总线 ADDR DDR 一亚麻怡 2018-9-9 13:08 0 232
Amba自适应流量配置文件问题 Amba python 代码奔跑的猫ちゃん 2018-9-9 13:06 0 185
AHB-Lite协议状态机 hb 张さん 2018-9-9 13:04 0 279
Axi4写入交易 TE Master WRITE 香菇选手 2018-9-9 13:02 0 207
如何将AHB接口添加到具有Load Store架构的处理器？ store 处理器接口稻花香1号 2018-9-9 13:00 0 296
写事务期间pstrb =“ 0000”或“ 0101”时的APB处理? ST rdquo ps kaloulin 2018-9-9 12:58 0 218
写事务期间pstrb =“ 0000”或“ 0101”时的APB处理 ST rdquo ps 小蘭 2018-9-9 12:56 0 244
AHB-Lite协议是否要求对主处理器进行流水线处理？处理器 TE 道子 2018-9-9 12:54 0 296
AMBA Amba 总线通信求关注啊 2018-9-9 12:52 0 355
如果在AHB的WRAP txn中未对齐，则从响应中期望得到什么 hb ADDR DDR 3月的尾巴 2018-9-9 12:50 0 233
PSEL = 0时APB3从机响应 pse AD setup 喷水壶 2018-9-9 12:48 0 225
关于重试响应 hb 奔跑的猫ちゃん 2018-9-9 12:46 0 164
突发终止，在AHB上进行忙转移 hb trans se 你说说说说 2018-9-9 12:44 0 271
AHB从AHB3修订为AHB5，区别是？ hb 复用器解码电子学长 2018-9-9 12:42 0 450
AXI3写数据与相同的AWID交织接口大碴子味 2018-9-9 12:40 0 315
哈佛结构一直都不太清楚什么地方放code，什么地方放数据 code AC 喷水壶 2018-9-9 12:38 0 177
AXI-lite tlast signal missing and tready behavioral AD AN 香菇选手 2018-9-9 12:36 0 286
How to understand Exclusive stand RS TI 白闻不如怡见 2018-9-9 12:34 0 242
Import SOC design in eclipse Design Eclipse IMPORT Spikess 2018-9-9 12:32 0 221
AHB protocol，what is meaning of single cycle bus master handover? AN Master protocol 博斯 2018-9-9 12:30 0 414
Sampling on positive edge of clock of slave in AXI3 edge ck Positive 冰糖炖雪梨 2018-9-9 12:28 0 343
Is there relation between the de-assertion of BVALID TI IO between 冷冻链 2018-9-9 12:26 0 406
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AMBA AXI reset？ Reset Amba ge kaloulin 2018-9-9 12:22 0 287
apb 2.0 continuous transfer TRANSFER continuous se 冰糖炖雪梨 2018-9-9 12:20 0 333