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用verilog HDL设计电子时钟
HDL ，verilog ，电子时钟 ，VerilogHDL ，模块化
新手园地 蒙meng 2012-5-15 9 2700 wukunshan 2012-5-27 20:56
verilog中reg和wire类型的区别和用法
verilog ，Wire ，端口 ，NET ，寄存器
ZLG 即时生效 2012-1-18 9 4346 lirfv 2012-2-6 21:04
夏宇闻fpga教程:Verilog HDL的基本语法 attachment
HDL ，verilog ，FPGA教程 ，VerilogHDL
FPGA论坛 后来的我们 2011-12-5 9 2664 tikelu 2011-12-6 20:40
转：fpga 与 arm 的spi通信方式 attachment
ARM ，spi通信 ，FPGA ，代码 ，verilog
ZLG 黑发尤物 2011-2-11 9 4079 ladygaga 2011-5-25 17:10
请教verilog的pwm波的产生
PWM波 ，verilog ，se ，TPU ，Output
FPGA论坛 16ysa 2010-3-21 9 8106 fym308 2010-6-10 21:25
请教一个关于VERILOG中分频记数的例子
verilog ，LDO ，se ，ck ，module
EDA 技术 miantan 2007-1-15 9 3397 whyand100 2007-1-23 16:12
verilog 高手请进！
verilog ，TE ，MP3 ，AN ，Output
EDA 技术 lake198664 2007-8-27 9 3281 端木 2007-9-16 22:28
verilog 请进！
verilog ，TE ，MP3 ，AN ，电平
EDA 技术 lake198664 2007-8-27 9 3066 zgl7903 2007-10-23 12:20
请教个verilog问题.想不明白
verilog ，module ，FOR ，ni ，npu
FPGA论坛 zjsyjbb 2012-3-23 8 2321 GoldSunMonkey 2012-3-26 20:52
verilog小数如何表示 attach_img
verilog ，ST ，RS ，Wire ，Input
FPGA论坛 aikimi7 2012-3-1 8 5874 Backkom80 2012-3-6 22:54
Verilog读取文本文件的问题
verilog ，ge ，ni ，TI ，se
FPGA论坛 swe21 2012-5-16 8 9590 swe21 2012-5-30 10:20
学习FPGA推荐书籍
FPGA ，TE ，altera ，LTE ，verilog
FPGA论坛 sssha 2012-8-29 8 4111 chenjinnan 2012-8-30 16:46
组合逻辑与时序逻辑疑问
时序逻辑 ，edge ，POS ，verilog ，verilo
FPGA论坛 magic_yuan 2013-4-1 8 3883 magic_yuan 2013-4-2 10:46
Verilog进阶练习
verilog ，verilo ，verilog程序
EDA 技术 kejuyuan 2009-4-20 8 4019 zifeiyuuuu 2009-11-20 11:24
fpga的verilog 代码求救
FPGA ，代码 ，verilog ，se ，Reset
FPGA论坛 NJUPT0902 2013-4-16 8 2436 cxh_boy 2013-4-18 13:30
赛灵思，ALTERA，还有VHDL 和Verilog HDL
altera ，verilog ，VHDL ，赛灵思 ，FPGA
FPGA论坛 amini 2011-1-25 8 3859 小云001 2011-4-8 22:50
verilog的问题 attachment
verilog ，AD ，module ，ST ，TE
FPGA论坛 fengyiyong 2012-11-26 8 1906 GoldSunMonkey 2012-11-27 18:04
verilog HDL 建模基础
HDL ，verilog ，建模 ，VerilogHDL
FPGA论坛 lection 2013-2-28 8 2048 GoldSunMonkey 2013-3-6 23:13
基于FPGA的SDRAM控制器 attachment
FPGA ，SDRAM控制器 ，verilog ，verilo
ZLG 20801233 2009-11-21 9 2943 loveforever 2009-11-22 21:53
请教：verilog实现的UART模块中波特率的时钟分频问题……
UART ，verilog ，时钟分频 ，ps ，FPGA
FPGA论坛 yuxiang2008 2012-4-18 9 6206 hawksabre 2012-12-27 18:28
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