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为什么使用QUARTUS II编译不生成.SOF文件？
Quartus ，编译 ，编写 ，verilog ，verilo
EDA 技术 pianran 2008-10-14 3 17320 嘴角的好望角 2012-8-26 11:01
请教关于FPGA设计输入转化的问题
FPGA设计 ，原理图 ，hd ，HDL ，verilog
EDA 技术 东方不败 2008-10-21 3 1742 xlking 2008-10-24 11:52
代码风格问题
代码 ，verilog ，verilo ，函数 ，C++代码
FPGA论坛 armsnow 2011-2-28 3 1560 armsnow 2011-3-2 09:03
Verilog问题
verilog ，LED ，TE ，integer ，ST
万利电子 yybj 2013-3-26 3 2692 xsgy123 2013-3-26 20:03
Verilog实现勾股定理
verilog ，verilo ，ip
FPGA论坛 青柚子 2016-5-3 3 1234 abcdfff 2016-6-12 09:13
Verilog调用vhdl代码，参数传不进去！！！ attach_img
verilog ，VHDL ，HDL代码 ，AC ，Gen
FPGA论坛 robotouch 2016-9-13 3 1317 robotouch 2016-10-25 22:04
VERILOG
verilog ，verilo
FPGA论坛 qqbacon1s 2018-9-7 3 821 蒋哈哈 2018-11-24 17:55
verilog中能否在.V文件中对.gdf文件继续修改？
verilog ，verilo ，信号 ，硬件
EDA 技术 miantan 2007-1-18 2 2721 zhh124 2007-1-31 18:49
如何用时序逻辑电路和VERILOG分别实现以下的功能？
verilog ，时序逻辑电路 ，CPU ，信号 ，寄存器
ZLG yhhdsp 2009-3-29 2 1641 jumpoo 2009-5-15 14:09
Verilog HDL 与VHDL的区别
verilog ，VHDL ，Quartus ，UART ，VerilogHDL
FPGA论坛 mjx91282041 2011-3-1 2 2361 armsnow 2011-3-4 21:08
verilog乘法、除法器
verilog ，除法器 ，verilo ，乘法器
FPGA论坛 caiwenwen355 2011-5-17 2 2601 shuiyangyang 2011-5-19 23:12
modelsim支持system verilog仿真吗
modelsim ，System ，verilog ，仿真 ，systemverilog
FPGA论坛 sunt8707 2011-8-27 2 4194 1291789068 2011-11-23 21:08
如何用verilog实现时钟的相位延迟？
verilog ，时钟 ，相位 ，verilo
FPGA论坛 技术达人 2014-2-24 2 4619 GoldSunMonkey 2014-3-6 00:08
请教Verilog中case书写用法
verilog ，verilo ，se
FPGA论坛 s_h_q 2015-1-6 2 2060 littbi 2017-12-17 11:19
关于仿真软件modelsim无法建立工程
modelsim ，仿真软件 ，library ，project ，verilog
EDA 技术 VCrawford 2018-9-7 2 2844 gaochy1126 2018-10-7 12:05
求助
数据类型 ，verilog ，Wire ，verilog程序 ，verilo
模拟技术论坛 wutianming 2009-12-24 2 1886 webberc 2009-12-24 15:33
1602字符液晶显示
液晶显示 ，读写 ，verilog ，指令 ，时序
侃单片机论坛 guyibeijing 2011-6-28 2 2010 guyibeijing 2011-7-4 22:24
请教大家一个问题
EDA ，HDL ，verilog ，VerilogHDL ，硬件
EDA 技术 zjsyjbb 2012-1-1 2 1403 utopiaworld 2012-1-7 13:51
quartus中原理图连线和实例化的差别
Quartus ，UART ，原理图 ，verilog ，verilo
FPGA论坛 gongxiaosong 2012-11-13 2 2542 gongxiaosong 2012-11-14 18:04
Verilog实现16位AD转换读写（ADS8557）
ADS ，AD转换 ，verilog ，读写 ，ST
FPGA论坛 chen文爵 2018-4-16 2 3658 gaochy1126 2018-4-29 20:25
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