21ic电子技术开发论坛 › verilog › 相关帖子
verilog 标签:

verilog

最新发表 / 热门讨论

 版块 作者 回复/查看 最后发表
【快乐分享】+Verilog之从流水灯学起 attachment
verilog ，流水灯 ，ST ，RS ，LED
FPGA论坛 wsdymg 2013-8-11 13 4937 xianrentiao2015 2015-8-12 15:46
verilog中的井号
verilog ，TE ，meter ，tc ，verilog代码
FPGA论坛 274643473 2011-12-15 13 10837 GoldSunMonkey 2011-12-23 19:05
使用verilog或设计一个80 port
verilog ，LED ，LED显示 ，屏幕显示 ，pc
FPGA论坛 lzyzhh 2013-6-22 12 3397 andous 2013-7-10 15:15
verilog黄金参考指南中文版 attachment
verilog ，verilo ，AC
EDA 技术 gaochy1126 2020-9-14 12 841 gaochy1126 2020-9-27 22:03
有关Verilog HDL 错误
verilog ，HDL ，INA ，module ，TI
FPGA论坛 wangjun3024 2011-1-27 12 3687 老大的幸福 2011-2-27 17:37
Writing Successful RTL Descriptions in Verilog attachment
UCC ，ce ，Description ，RTL ，verilog
FPGA论坛 21IC之星 2011-5-23 12 3319 21IC之星 2011-5-31 11:43
初学Verilog,一段代码大家帮分析一下 attach_img
verilog ，代码 ，spi ，pi ，ICL
FPGA论坛 andy_mqy 2011-6-17 12 3498 GoldSunMonkey 2011-7-18 12:57
【PsoC@4学习】+没做到最终的预期技术成果，却学到了思想与 attach_img
PSOC ，芯片 ，AC ，verilog ，verilo
英飞凌MCU论坛 mars4zhu 2014-6-30 12 2094 huigoushang 2014-7-31 12:26
Verilog中wire与reg类型的区别
信号 ，组合 ，触发 ，输出 ，verilog ，Wire
EDA 技术 gaochy1126 2023-2-18 12 4214 gaochy1126 2023-2-28 22:11
Verilog中reg和wire的区别总结
设计 ，输入输出 ，模块 ，输出 ，Wire ，verilog
EDA 技术 gaochy1126 2023-2-18 12 3827 gaochy1126 2023-2-28 22:15
拜拜FPGA!
FPGA ，verilo ，verilog ，电路 ，硬件
FPGA论坛 cuianbin 2013-11-5 12 2670 mamba_kb 2013-11-14 15:01
FPGA语言综合有什么作用 attach_img
FPGA ，verilo ，verilog ，HDL ，hd
FPGA论坛 lionyi 2013-4-17 12 2565 lionyi 2013-4-18 20:27
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 FangTT 2013-1-30 12 2954 FangTT 2013-3-18 17:14
Verilog学习笔记
verilog ，学习笔记 ，module ，Output ，Input
FPGA论坛 xiao6666 2012-11-20 12 2915 qin552011373 2013-3-6 09:40
Verilog实例数组
verilog ，输出 ，Modu ，实验 ，OD ，in
EDA 技术 gaochy1126 2026-5-30 12 15 jkl21 2026-5-30 16:33
请熟悉verilog的高手们帮忙分析一下我的代码
代码 ，verilog ，RAM ，DDR ，ADDR
ZLG 无语凝咽 2010-1-4 12 2975 linux1 2010-1-7 21:53
Verilog三段式状态机描述
verilog ，三段式状态机 ，寄存器 ，ST ，时序
FPGA论坛 wmsk 2012-9-8 12 2405 suzixiang0 2013-10-23 14:21
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 星星之火红 2012-10-13 12 2830 Backkom80 2012-11-14 08:11
求OFDM代码
OFDM ，代码 ，HDL ，verilog ，VHDL
FPGA论坛 1025004405 2013-3-15 12 3054 zyfzyf987 2013-4-12 12:46
Verilog中begin...end和fork....join的区别和用法
TEST ，Wire ，Input ，npu ，verilog ，FOR
EDA 技术 gaochy1126 2023-2-18 12 4568 gaochy1126 2023-2-28 22:13
1 ...3456789101112... 59下一页
在线客服