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【快乐分享】+Verilog之从流水灯学起 attachment
verilog ，流水灯 ，ST ，RS ，LED
FPGA论坛 wsdymg 2013-8-11 13 4994 xianrentiao2015 2015-8-12 15:46
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 FangTT 2013-1-30 12 3011 FangTT 2013-3-18 17:14
有关Verilog HDL 错误
verilog ，HDL ，INA ，module ，TI
FPGA论坛 wangjun3024 2011-1-27 12 3689 老大的幸福 2011-2-27 17:37
牛人对IC验证的独特理解
ic ，TE ，ST ，verilo ，verilog
FPGA论坛 xjsxjtu 2012-10-18 12 10788 GoldSunMonkey 2012-10-20 13:56
初学Verilog,一段代码大家帮分析一下 attach_img
verilog ，代码 ，spi ，pi ，ICL
FPGA论坛 andy_mqy 2011-6-17 12 3499 GoldSunMonkey 2011-7-18 12:57
求OFDM代码
OFDM ，代码 ，HDL ，verilog ，VHDL
FPGA论坛 1025004405 2013-3-15 12 3087 zyfzyf987 2013-4-12 12:46
FPGA语言综合有什么作用 attach_img
FPGA ，verilo ，verilog ，HDL ，hd
FPGA论坛 lionyi 2013-4-17 12 2621 lionyi 2013-4-18 20:27
北大verilog课件!内部资料 attachment
verilog ，verilo ，AC
FPGA论坛 lirfv 2012-4-25 12 2882 brace1108 2012-5-4 23:10
verilog 检测上升沿和下降沿的一种方法 attach_img
verilog ，edge ，ge ，AC ，代码
FPGA论坛 卧薪又尝胆 2013-6-21 12 12372 ar_dong 2014-12-9 20:11
Verilog学习笔记
verilog ，学习笔记 ，module ，Output ，Input
FPGA论坛 xiao6666 2012-11-20 12 2916 qin552011373 2013-3-6 09:40
Verilog三段式状态机描述
verilog ，三段式状态机 ，寄存器 ，ST ，时序
FPGA论坛 wmsk 2012-9-8 12 2411 suzixiang0 2013-10-23 14:21
Writing Successful RTL Descriptions in Verilog attachment
UCC ，ce ，Description ，RTL ，verilog
FPGA论坛 21IC之星 2011-5-23 12 3319 21IC之星 2011-5-31 11:43
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 星星之火红 2012-10-13 12 2834 Backkom80 2012-11-14 08:11
使用verilog或设计一个80 port
verilog ，LED ，LED显示 ，屏幕显示 ，pc
FPGA论坛 lzyzhh 2013-6-22 12 3440 andous 2013-7-10 15:15
【PsoC@4学习】+没做到最终的预期技术成果，却学到了思想与 attach_img
PSOC ，芯片 ，AC ，verilog ，verilo
英飞凌MCU论坛 mars4zhu 2014-6-30 12 2103 huigoushang 2014-7-31 12:26
拜拜FPGA!
FPGA ，verilo ，verilog ，电路 ，硬件
FPGA论坛 cuianbin 2013-11-5 12 2747 mamba_kb 2013-11-14 15:01
在FPGA/CPLD开讲Verilog HDL语言
verilog ，hdl语言 ，FPGA/CPLD
FPGA论坛 GoldSunMonkey 2012-3-8 13 2492 hihu 2012-3-12 17:17
Verilog中wire与reg类型的区别
信号 ，组合 ，触发 ，输出 ，verilog ，Wire
EDA 技术 gaochy1126 2023-2-18 12 4214 gaochy1126 2023-2-28 22:11
Verilog中begin...end和fork....join的区别和用法
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EDA 技术 gaochy1126 2023-2-18 12 4669 gaochy1126 2023-2-28 22:13
VERILOG语法之GENERATE
Gen ，TE ，ge ，verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 12 11366 gaochy1126 2023-5-29 17:04
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