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哪位大侠能比较一下verilog和VHDL这2个语言啊
HDL ，verilog ，VHDL ，verilo ，hd
EDA 技术 yuri714 2009-8-24 11 3356 yuri714 2009-8-26 23:08
有关Verilog HDL 错误
verilog ，HDL ，INA ，module ，TI
FPGA论坛 wangjun3024 2011-1-27 12 3501 老大的幸福 2011-2-27 17:37
Writing Successful RTL Descriptions in Verilog attachment
UCC ，ce ，Description ，RTL ，verilog
FPGA论坛 21IC之星 2011-5-23 12 3150 21IC之星 2011-5-31 11:43
初学Verilog,一段代码大家帮分析一下 attach_img
verilog ，代码 ，spi ，pi ，ICL
FPGA论坛 andy_mqy 2011-6-17 12 3281 GoldSunMonkey 2011-7-18 12:57
北大verilog课件!内部资料 attachment
verilog ，verilo ，AC
FPGA论坛 lirfv 2012-4-25 12 2725 brace1108 2012-5-4 23:10
Verilog三段式状态机描述
verilog ，三段式状态机 ，寄存器 ，ST ，时序
FPGA论坛 wmsk 2012-9-8 12 2260 suzixiang0 2013-10-23 14:21
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 星星之火红 2012-10-13 12 2626 Backkom80 2012-11-14 08:11
牛人对IC验证的独特理解
ic ，TE ，ST ，verilo ，verilog
FPGA论坛 xjsxjtu 2012-10-18 12 10554 GoldSunMonkey 2012-10-20 13:56
FPGA语言综合有什么作用 attach_img
FPGA ，verilo ，verilog ，HDL ，hd
FPGA论坛 lionyi 2013-4-17 12 2436 lionyi 2013-4-18 20:27
verilog 检测上升沿和下降沿的一种方法 attach_img
verilog ，edge ，ge ，AC ，代码
FPGA论坛 卧薪又尝胆 2013-6-21 12 12155 ar_dong 2014-12-9 20:11
使用verilog或设计一个80 port
verilog ，LED ，LED显示 ，屏幕显示 ，pc
FPGA论坛 lzyzhh 2013-6-22 12 3257 andous 2013-7-10 15:15
拜拜FPGA!
FPGA ，verilo ，verilog ，电路 ，硬件
FPGA论坛 cuianbin 2013-11-5 12 2508 mamba_kb 2013-11-14 15:01
关于verilog实现CRC的问题 attach_img
CRC ，verilog ，AC ，校验码
FPGA论坛 fengfei19901026 2013-11-20 11 2512 14730497 2013-12-3 17:30
【PsoC@4学习】+没做到最终的预期技术成果，却学到了思想与 attach_img
PSOC ，芯片 ，AC ，verilog ，verilo
英飞凌MCU论坛 mars4zhu 2014-6-30 12 1892 huigoushang 2014-7-31 12:26
verilog黄金参考指南中文版 attachment
verilog ，verilo ，AC
EDA 技术 gaochy1126 2020-9-14 12 639 gaochy1126 2020-9-27 22:03
FIFO 基于Verilog代码设计资料
FIFO ，verilo ，verilog ，verilog代码 ，代码
FPGA论坛 1794029868 2023-1-9 11 1848 wang1979 2023-2-28 11:17
Verilog中wire与reg类型的区别
信号 ，组合 ，触发 ，输出 ，verilog ，Wire
EDA 技术 gaochy1126 2023-2-18 12 3709 gaochy1126 2023-2-28 22:11
Verilog中reg和wire的区别总结
设计 ，输入输出 ，模块 ，输出 ，Wire ，verilog
EDA 技术 gaochy1126 2023-2-18 12 3524 gaochy1126 2023-2-28 22:15
Verilog中begin...end和fork....join的区别和用法
TEST ，Wire ，Input ，npu ，verilog ，FOR
EDA 技术 gaochy1126 2023-2-18 12 4164 gaochy1126 2023-2-28 22:13
VERILOG语法之GENERATE
Gen ，TE ，ge ，verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 12 10962 gaochy1126 2023-5-29 17:04
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