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抢楼活动非官方，我自己计算的中奖名单（不具官方效力） go monkey ixia GoldSunMonkey 2011-11-1 11:16 13 8501
[matlab] 求助啊，ise编译错误，6.1中有，7.1和10.1没问题 ...2 se 编译 ce mxjtracy 2011-11-1 10:39 22 10721
VHDL中的SRL运算符可以被综合吗？使用时要包含哪个库 VHDL 运算符 definition chinaitboy 2011-11-1 09:22 2 4440
FPGA周年献礼活动进行的怎么样了？ ...2 3 FPGA PGA wisology 2011-11-1 08:24 40 6102
不能发帖问题还是没有解决有时候发的起有时候发不起 AC wahahaabc 2011-11-1 07:43 11 1950
xilinx ise与modelsim的库问题 XILINX modelsim se 绿豆_xyz 2011-11-1 07:26 7 9446
急贴！！！求帮助！求速回答，谢谢 ce ip核 ip woshidashitou 2011-10-31 20:53 6 2534
FPGA群125729568 FPGA PGA FPGA技术 bluebluewind 2011-10-31 15:01 2 2797
使能时钟时钟控制电平 chen_tony12 2011-10-31 13:34 0 2302
EP2C35F672C6 cq_sunny_fish 2011-10-31 12:00 4 2432
xilkernel 操作系统 kernel 操作系统多线程 why198729 2011-10-31 10:16 0 2777
求助 ottomia 2011-10-30 22:21 5 2414
Verilog中的行为级，RTL级，门电路级都代表什么意思？ RTL verilog 电路 weshiluwei6 2011-10-30 09:56 2 4785
RTL级设计 RTL 代码 tianyu01 2011-10-30 09:08 3 2835
为什么要学FPGA？ ...2 FPGA IPCore pc drentsi 2011-10-29 23:44 27 8753
求助？？？？？ altera COM LTE binghevszhanshi 2011-10-29 23:14 2 2036
求Modelsim10.0 的License license modelsim xiao6666 2011-10-29 22:09 2 2558
玩ARM还是玩FPGA? ...2 3 ARM FPGA 操作系统 jiyiche 2011-10-29 11:58 59 11071
quartus ii 能生成自己的ip核么？ ip核 sdc666 2011-10-29 10:56 3 6779
关羽时序分析中的关键路径时序 sunt8707 2011-10-29 08:45 2 2435
请教FPGA问题 FPGA 器件 yangchao1p 2011-10-29 08:44 4 2328
[matlab] 求助！第一次用EDK，在generate libraries and BSPs这一步出错 ...2 BSP AN ps miaz 2011-10-28 20:29 24 4732
用EDK生成的IP核在ISE中如何调用? ip核 se ip xiao6666 2011-10-28 16:00 2 3310
最近俺怎么发不了帖子了 ...2 wahahaabc 2011-10-28 15:13 30 4655
新手求教 FPGA PGA 嵌入式 vergil_gxw 2011-10-28 13:01 16 2444
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使用EDK遇到问题，请求帮助触发 ip xiao6666 2011-10-27 22:32 3 2024
下决心了fpga FPGA PGA fdklmj 2011-10-27 20:03 18 3848
新手请教啦~ rs232 RS 517650971 2011-10-27 14:25 2 2549
FPGA调试基础知识(zz) 调试 FPGA 基础知识 AutoESL 2011-10-26 22:39 14 3192
咨询AD7482输出口总为高 AD 电平 ST sxpypeifeng 2011-10-26 22:00 4 2195
nios使用的问题 NIOS 编译 FPGA wangjun403 2011-10-26 13:34 0 1795
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TSMC宣布的28nm进入量产阶段 TSMC ST AN hjjnet 2011-10-25 17:56 10 3814
请教modelsim和时序约束的两个小问题。 modelsim 时序 SIGNAL rokwlp 2011-10-25 17:40 5 3398
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[VHDL] virtex-5开发板上PCIE模式时F1要接什么？ PCIe Virtex-5 开发板 jiyiche 2011-10-25 00:24 4 2948
关于一个读写的问题读写编译 vergil_gxw 2011-10-24 18:05 18 2879
FPGA能进行vhdl和verilog混合开发吗? FPGA verilog VHDL AutoESL 2011-10-24 17:53 18 6721

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