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[CPLD] Spartan3 attachment
2012-11-22 08:13 1 1737
Altera面向OpenCL的SDK 充分利用FPGA优势
2012-11-22 08:11 2 1817
赛灵思的2012:巩固28nm 遥望20nm
2012-11-22 08:11 2 2132
求助:Libero9.1中WaveFomer的使用问题 attach_img
2012-11-22 08:11 10 2722
[VHDL] 使用ZYNQ 的PS与PL进行交互(转)
2012-11-22 07:55 2 4510
JK触发器消除毛刺 attach_img agree
2012-11-22 06:58 10 3146
基于FPGA的CCD数据采集系统的设计 agree
2012-11-21 21:04 2 1990
如何把普通管脚约束到全局时钟网络上去? attach_img
2012-11-21 21:04 1 2164
请教一个VHDL仿真的问题
2012-11-21 21:02 1 1747
SPARTAN6的DDR2中odt引脚问题 attach_img
2012-11-21 16:13 16 6598
[CPLD] 异步FIFO在FPGA与DSP通信中的运用 attachment
2012-11-21 12:00 1 1859
Libero9.1烧写反熔丝的FPGA时出错。
2012-11-21 11:46 5 2123
ADI FPGA夹层卡 简化高速数据转换器与FPGA的连接
2012-11-21 08:30 2 1820
快速实现基于FPGA的脉动FIR滤波器
2012-11-21 08:29 4 1979
CRC(Cyclic Redundancy Check)算法与实现
2012-11-21 08:26 3 2812
Xilinx公布20nm发展战略 继续保持领先一代
2012-11-21 08:26 2 1367
[verilog] 使用PL做流水灯 (转) agree
2012-11-20 17:52 3 3060
在ise 原理图里添加常数输入时,如何更改输出位宽 attach_img
2012-11-20 17:44 6 3684
专用的时钟引脚与普通的引脚有什么差别
2012-11-20 17:41 9 5577
无线电频谱和波段划分
2012-11-20 17:29 1 2312
有谁能说ARM有哪些过人之处?
2012-11-20 17:28 9 2534
Verilog非阻塞赋值的仿真/综合问题 -下
2012-11-20 17:28 5 3220
IBIS 理解说明 agree
2012-11-20 17:27 5 3130
[CPLD] 基于FPGA的软件无线电平台设计 attachment
2012-11-20 17:24 1 1912
[Quartus] 用Modelsim仿真PLL_ADV和PLL_BASE时候报错
2012-11-20 17:23 2 5437
[verilog] 基于_Xilinx_FPGA_的无线通信 attachment
2012-11-20 17:23 1 1422
SPARTAN6 mcb odt 问题 第二问 ?
2012-11-20 09:47 0 1827
XC3S200A下载一次之后JTAG搜寻不到芯片 attach_img  ...2
2012-11-20 08:09 24 5420
中国通信简史 (下) ---芯世界博客 agree
2012-11-20 00:25 4 2247
说下FPGA内部类似逻辑分析仪的chipscope信号检测技巧
2012-11-20 00:25 11 3405
[verilog] Zynq交叉编译环境链的建立与C程序编写
2012-11-20 00:22 1 2620
[verilog] ZedBoard的第一个工程Helloworld (转) agree
2012-11-20 00:21 4 2899
[verilog] zedboard的ucf文件 attachment
2012-11-19 23:58 1 2092
[modelsim] Zedboard使用评测+HDMI显示与SD读取
2012-11-19 23:32 0 3038
关于FPGA读写外部SDRAM的时钟频率(一定要是143M或者166M吗)
2012-11-19 16:47 6 2549
fpga时钟输入问题
2012-11-19 09:30 4 2682
GSM教你理解上下拉电阻(完成) digest agree  ...234
2012-11-18 22:28 61 10601
基于FPGA的RFID无线通信系统的实现
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TD-SCDMA简介
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[VHDL] SD卡发送CMD55和ACMD41命令
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