21ic电子技术开发论坛 › Verilog语言 › 相关帖子
Verilog语言 标签:

Verilog语言

最新发表 / 热门讨论

 版块 作者 回复/查看 最后发表
ISE使用verilog语言的问题
verilog ，Verilog语言 ，verilo ，se ，include
EDA 技术 asak_1 2007-8-18 1 3184 dddddcccccyyyyy 2013-5-8 15:06
请赐教：hef4021b的verilog语言描述
Verilog语言 ，触发 ，电平 ，寄存器 ，串行输入
EDA 技术 liwensir 2007-11-30 1 2904 liwensir 2007-12-6 14:44
自动售饮料机
verilog ，代码 ，状态机 ，编写 ，Verilog语言
EDA 技术 dfx9230 2007-4-26 2 2767 jyguo 2007-7-21 22:53
辛苦各位仁兄进来干看看，关于18B20测温的研究 attachment
18b20 ，测温 ，verilo ，Verilog语言 ，硬件电路
EDA 技术 LANSE1234 2009-12-17 2 2593 LANSE1234 2009-12-26 21:21
求高手帮忙 利用Verilog语言编程实现谢谢！！！！
语言编程 ，Verilog语言 ，FSK ，编写 ，代码
EDA 技术 xdfq 2010-3-19 1 2619 sassos 2010-3-25 13:38
：[求助]如何用verilog语言实现arinc 561总线的收发
arinc ，总线 ，Verilog语言 ，ck ，ge
ZLG 米其林r 2010-5-20 2 3139 年轻不在 2010-5-20 23:20
请问各位高手，如何入门SOPC
sopc ，verilog ，数字电路 ，电路 ，Verilog语言
FPGA论坛 zidanesaha10 2011-2-5 2 2241 chene123 2011-2-10 23:18
如何用verilog语言实现localbus总线时序
Local ，总线 ，时序 ，Verilog语言 ，信号
FPGA论坛 baisen 2012-7-13 2 5715 GoldSunMonkey 2012-7-15 17:33
请教：关于verilog语法问题
verilog ，电平 ，开关 ，verilong ，Verilog语言
FPGA论坛 li46552089 2012-8-1 1 1959 GoldSunMonkey 2012-8-1 22:57
优化逻辑时序的几个办法---- verilog语言
时序 ，Verilog语言 ，时钟 ，A10
FPGA论坛 qingniao966 2012-11-29 1 2739 GoldSunMonkey 2012-11-29 20:23
新手求助大家 attach_img
脉冲 ，verilog ，Verilog语言 ，verilo
FPGA论坛 spspssp 2012-12-11 2 1340 cuianbin 2012-12-11 20:10
如何擦除固话到epcs中的程序？
EPC ，DRAM ，图像处理 ，流水灯 ，Verilog语言
EDA 技术 我是棋手 2014-9-19 1 1691 gaochy1126 2014-9-20 12:18
Verilog 语言如何实现倍频？
verilog ，倍频 ，verilo ，Verilog语言
EDA 技术 1027199631 2015-10-28 1 3046 forgot 2015-10-29 09:01
寻求FPGA的verilog语言编程
语言编程 ，FPGA ，Verilog语言 ，AN ，开发板
创业|外包|承接 wangzhongyi2016 2018-3-26 0 961 wangzhongyi2016 2018-3-26 14:51
寻求FPGA的verilog语言编程
语言编程 ，FPGA ，Verilog语言 ，AN ，开发板
FPGA论坛 wangzhongyi2016 2018-3-26 0 782 wangzhongyi2016 2018-3-26 15:13
寻求FPGA的verilog语言编程
语言编程 ，FPGA ，Verilog语言 ，AN ，开发板
FPGA论坛 wangzhongyi2016 2018-3-26 0 885 wangzhongyi2016 2018-3-26 15:17
FPGA基于Verilog语言的有符号乘法运算及时钟工作频率的优化 attachment
FPGA ，时钟 ，Verilog语言 ，AC
FPGA论坛 dameihuaxia 2020-4-22 1 698 雷北城 2020-4-22 15:34
下面这段Verilog语言代码，怎么写testbench的测试代码？
延时 ，Verilog语言 ，测试代码 ，testbench ，npu ，Input
FPGA论坛 a438338076 2021-4-30 1 1981 a438338076 2021-4-30 00:45
verilog语言中模块的端口的输入类型 attach_img
Wire ，module ，输出 ，端口 ，模块 ，Verilog语言
EDA 技术 tao180539 2022-12-27 1 1663 gaochy1126 2022-12-29 20:15
Verilog语言与C语言的本质区别
C语言 ，Verilog语言 ，verilo ，verilog
EDA 技术 gaochy1126 2024-11-18 1 13165 咕咕呱呱孤寡 2024-11-28 08:48
12345下一页
在线客服