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QuartusII如何把设计导出为verilog HDL源文件 HDL 源文件 verilog mugenwon 2010-4-17 13:39 3 3691
请问各位大侠,我想学习CPLD,需要学习哪些知识? PLD 数字电路 pidcy 2010-4-17 13:33 7 3157
CPLD Warning: LATCH primitive "y$latch" is permanently enabled BLE warning MIT epsmc 2010-4-16 17:46 0 4488
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