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哪位遇到过这种情况啊，不知道怎么变了电平 FPGA PGA robbins37 2013-2-17 20:43 4 1491
mult8x1(a,b[0]) 这个是什么描述？ dousfoulexd 2013-2-17 20:41 3 1249
vhdl定义端口inout类型，很多警告，是怎么回事呢？ HDL inout VHDL mentoscui 2013-2-17 19:48 1 1659
FPGA 约束？ ...2 FPGA Synplify 布线 fgbin 2013-2-17 19:03 20 3595
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瞧这自冷水泼的 CACHE XILINX AC drentsi 2013-2-17 18:45 3 1509
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NET设置为SAVE之后，再想连管脚该怎么做？ NET 管脚 route 284294022 2013-2-17 18:03 4 1657
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[matlab] 最近刚用ise发现rtl看不太懂啊不像quartus一样直观 ...2 RTL se dobypig 2013-2-16 09:18 23 6612
大家都过完年了么，有空帮小弟看一下sd卡读取的问题 SD卡 ni ST seaundersky 2013-2-16 09:09 8 2079
【新手】一直很奇怪verilog中关于生成语句的问题 verilog verilo nm2012 2013-2-16 09:08 1 1479
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