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[FPGA] 如何减少资源的使用
2017-3-27 16:29 1 1424
大神推荐一款LVDS芯片
2017-3-26 22:16 1 1661
用CPLD实现USB信号(数据)采集的可行性? attach_img
2017-3-26 21:41 16 3816
[verilog] 倒计时系统设计(中)之BCD编码模块 attach_img
2017-3-25 23:35 1 1269
[FPGA] 基于至简设计法实现的PWM调制verilog attachment
2017-3-25 23:18 2 766
[FPGA] Nios II测试PIO程序无法下载程序? attach_img
2017-3-24 12:31 2 939
[FPGA] 例说FPGA连载83:工业现场实时监控界面设计之功能概述 attach_img
2017-3-23 22:32 0 982
[FPGA] 经典FPGA毕业设计案例文档教程
2017-3-23 10:23 0 1318
[FPGA] 关于模块之间信号时序同步的问题 新人帖
2017-3-22 08:17 2 1721
[FPGA] 例说FPGA连载82:TXT文本阅读器设计之板级调试 attach_img
2017-3-21 21:56 0 762
[verilog] 倒计时系统设计(上)之计时模块 attach_img
2017-3-21 21:26 1 1765
[FPGA] Xilinx推出reVISION堆栈
2017-3-20 10:50 1 899
[FPGA] 例说FPGA连载81:TXT文本阅读器设计之GB2312中文字符集简介 attach_img
2017-3-19 20:16 0 1331
[verilog] 倒计时系统设计(下)之数码管显示和顶层 attach_img
2017-3-19 15:21 0 1573
[FPGA] 明德扬最新分享---FPGA设计新技巧:四段式状态机
2017-3-17 14:20 2 1888
[verilog] 求大神看一下问什么仿真图 led 没有图形 新人帖
2017-3-17 09:43 1 859
[FPGA] 例说FPGA连载80:TXT文本阅读器设计之功能概述 attach_img
2017-3-16 15:42 0 924
[VHDL] 新手请大神帮忙看一下程序
2017-3-16 14:58 4 1433
[FPGA] 使用Quartus开发FPGA项目流程的问题? attach_img
2017-3-15 15:25 2 1179
[modelsim] Failed to open design unit file "modelsimf.vhd" in read mode attach_img
2017-3-15 09:47 0 2755
[modelsim] modelsimf.vhd文件问题 新人帖
2017-3-15 09:29 0 1180
[FPGA] 例说FPGA连载79:基于VGA显示器的720p的广告*设计之板级调试 attach_img
2017-3-14 22:37 0 890
[modelsim] cyclone IVE PLL modulesim 仿真时钟输出不正常怎么破 attach_img
2017-3-14 21:41 1 1987
[FPGA] 【明德扬至简设计法系列教程】FPGA毕业设计案例文档教程...
2017-3-14 18:17 0 970
[FPGA] 付费请人做一个解波形的小工具 attach_img
2017-3-14 16:32 6 1518
[FPGA] 又来骚扰猴哥,altera C4器件能否实现双向LVDS端口?
2017-3-14 08:20 2 1423
[FPGA] XC7K325与6678的SRIO通信,求助 新人帖
2017-3-13 21:52 3 1956
[FPGA] 分析协议利器,工程师好帮手 attach_img
2017-3-13 20:08 3 1563
[FPGA] 两片ssram操作 attach_img
2017-3-13 15:29 0 842
[FPGA] 有没有做过基于FPGA的dds信号发生器 新人帖
2017-3-13 14:02 2 1150
[FPGA] BRAM取值问题
2017-3-13 09:26 0 771
[verilog] 一个按键具有两个功能(如:Start/Stop信号) attach_img
2017-3-12 20:07 0 1457
[FPGA] microblaze中断问题 attach_img
2017-3-12 15:35 11 4660
[FPGA] xilinxFPGA综合时候资源利用率为50%左右,但是映射(map)后.... attach_img
2017-3-11 20:18 2 1795
[FPGA] verilog,遇到个问题,不知道怎么解释
2017-3-10 16:39 3 1248
ZYNQ DDR3 新人帖
2017-3-10 10:53 1 1196
[FPGA] 求购 新人帖
2017-3-9 17:07 0 618
FPGA实现A/D接口
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[Quartus] 求用vhdl语言写的音频信号发生器代码
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[FPGA] 华为内部经典FPGA时序资料---FPGA input delay约束的方法 新人帖
2017-3-9 16:10 3 1317
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