本版专家: gaochy1126
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[cadence] cadence发给板厂做板可以只法.brd文件吗
2015-10-16 10:31 6 2459
有想兼职的IC模拟设计吗? digest  ...2
2015-10-16 08:33 20 7976
[protel] PROTELL99SE使用问题 attach_img
2015-10-13 22:31 8 1971
[PADS] PADS Logic引脚门交换值(swap)是什么意思? attach_img
2015-10-13 12:13 1 3881
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2015-10-10 23:59 36 8173
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2015-10-10 23:58 2 1038
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2015-10-10 16:27 1 1265
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[Allegro] 求助:allegro中用pad designer画焊盘无法保存 attach_img
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[Allegro] lp wizard 10.5 到处的dra打开没有焊盘 attach_img
2015-10-7 14:56 11 3023
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2015-10-7 12:08 3 1304
[Allegro] PCB设计中的飞线不显示的三种解决方法 attach_img
2015-9-30 10:18 3 1758
[Allegro] 2层板仿真如何设置叠层 新人帖 attach_img
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[FPGA] 问题解决,散分
2015-9-29 15:23 2 864
[ISE] Vivado的使用详细介绍(1):创建工程、编写代码、行为仿... agree
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[Allegro] 关于Allegro环境变量和属性的详细描述资料 新人帖 attachment
2015-9-26 08:21 3 2195
晶心科技开发者技术营----北京场开始啦 新人帖
2015-9-25 12:03 1 726
[PADS] 求助各位关于连线的问题 新人帖
2015-9-24 15:11 11 1070
[FPGA] 求教FPGA内置RAM读过程数据要下下个时钟有效要怎么处理 新人帖
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[protel] 请问nsc logic counter.intlib在哪可以下载啊? 新人帖
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[PADS] 安装pads9.5和ee7.9.5共存出问题了 attach_img
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[Allegro] orcad 添加网络标号的时候能不能选择? attach_img
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[protel] AD08的原理图 标题栏的 时间和路径 如何 隐藏? attach_img
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