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大家给看看,编译通过后说生成的逻辑块是0个
2012-5-18 00:03 7 2028
verilog的一个问题
2012-5-18 00:02 6 1951
调节多核处理器硬件适应软件设计方法 attachment
2012-5-17 21:11 0 1355
转发(给年轻工程师的十大忠告)  ...2
2012-5-17 15:22 21 3622
coregen 生成RAM初始化问题,需要解决
2012-5-17 15:13 4 2627
FPGA初学者必学的5项内容  ...2
2012-5-17 15:10 23 3926
一个合格FPGA 工程师的基本要求
2012-5-17 15:08 11 2462
玩转FPGA:iPad2,赛灵思开发板等你拿
2012-5-17 12:47 5 1923
Xilinx Platform Cable USB 赛灵思USB下载线的状态灯怎么都不亮
2012-5-17 00:29 7 7188
小小资料一份,大家笑纳 attachment agree  ...2
2012-5-16 22:55 32 3877
[CPLD] Xilinx低成本显示解决方案 attachment
2012-5-16 20:41 0 1787
[CPLD] 采用Spartan-3 FPGA来实现DSP算法 attachment
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利用CoolRunner-II芯片特性来降低成本 attachment
2012-5-16 20:31 1 1656
【如何利用赛灵思解决方案加速高速串行设计】网上研讨会
2012-5-16 17:43 2 1975
关于利用JTAG测试技术测试电路板的故障的简单介绍
2012-5-16 14:51 0 2276
在modelsim下仿真出错
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HDL Coder和HDL Verifier支持HDL代码生成和验证
2012-5-16 10:23 10 2854
FPGA管脚分配需要考虑的因素 attachment
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做过声音压缩的留个方式,或者站内短信联系一下。
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上拉电阻下拉电阻如何选择 agree
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全程跟踪缺陷,改进嵌入式软件设计 attachment
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请问planAhead14.1下怎么调用Modelsim仿真?
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专用设计套件全面优化FPGA性能
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Xilinx: 开启目标设计平台新时代
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FPGA电源需求中三种供电要求解析方案
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lattice的cpld型号买错了,求转手
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[VHDL] JTAG检测不到PROM器件
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全电子业学习联发科模式,FPGA厂商是IN还是OUT?
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