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[FPGA] 勇敢的芯伴你玩转Altera FPGA连载39:Verilog代码风格之提升系... attach_img
2018-1-9 19:25 0 1201
[FPGA] chipscope的条件触发怎么用?
2018-1-9 19:07 2 3375
[matlab] MATLAB 的system generator仿真闪退 attach_img
2018-1-8 12:56 1 1214
[FPGA] zedboard通过FMC连接AD子板后无法扫出zynq芯片 attach_img
2018-1-7 21:14 2 1759
[FPGA] FPGA设计过了几年后才出现的奇怪问题 新人帖
2018-1-5 09:22 4 1425
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载37:Verilog代码风格之同步以... attach_img
2018-1-4 18:29 0 881
[CPLD] 请问各位大神,Lattice 的ispMACH LC4512 CPLD烧程序问题?
2018-1-3 21:43 1 1163
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载36:Verilog代码风格之寄存器... attach_img
2018-1-2 19:58 0 1044
[FPGA] 特权同学FPGA微信专栏
2018-1-2 19:51 0 759
[verilog] 各位大神请帮忙 新人帖
2018-1-2 09:09 1 820
[FPGA] DDR3初始化配置后内部存储单元的值是什么?
2017-12-30 14:08 2 1301
[FPGA] 【华为FPGA招聘】 新人帖
2017-12-30 09:40 1 2244
[modelsim] ISE14.7和modelsim10.1联合仿真出现问题 新人帖 attach_img
2017-12-28 17:34 4 2127
成都天奥电子和苏州长风航空电子
2017-12-28 17:26 2 1149
[matlab] 关于MATLAB和ISE联合仿真
2017-12-27 13:13 1 1379
勇敢的芯伴你玩转Altera FPGA连载35:Verilog代码风格概述 attach_img
2017-12-27 10:11 0 866
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载34:Verilog代码书写规范 attach_img
2017-12-27 09:45 0 1261
[FPGA] altera和xilinx官网的开发板为什么那么贵?和国产的锆石,黑金有什么区别吗? 新人帖
2017-12-26 15:09 9 9369
[FPGA] 请教数据时钟是否能接入FPGA普通IO
2017-12-24 11:49 4 1980
[FPGA] 新手求助,我写的程序复位有时出错,但在仿真里看是正...
2017-12-24 09:14 0 976
[FPGA] SPARTAN——6 开发板FPGA的多种功能实现
2017-12-23 10:12 1 1134
求助各位大佬,思考部分怎样回答 新人帖
2017-12-22 22:34 1 953
[FPGA] 全局时钟可配置
2017-12-22 17:12 0 667
终于把Cyclone IV E115芯片加了2.54的排针了 attach_img
2017-12-21 22:14 2 1688
[Quartus] FPGA单芯片四核二乘二取二的安全系统
2017-12-21 10:31 5 2784
[CPLD] 新手试着写的一个计数器,麻烦大神指点一下 新人帖
2017-12-20 12:34 0 848
勇敢的芯伴你玩转Altera FPGA连载33:可综合的语法子集4 attach_img
2017-12-19 21:40 0 785
一位老电子工程师十年的职场感悟(转)  ...234
2017-12-19 13:39 79 15398
[FPGA] 折腾我的FPGA Arria II GX125做做算法 为大家义务做板 新人帖 attach_img  ...2
2017-12-18 19:53 27 3271
[Quartus] quartus RTL仿真和门极仿真结果不一样怎么处理 attach_img
2017-12-17 11:30 4 2524
[verilog] 语法错误A begin/end block was found with an empty body.
2017-12-17 11:28 2 5318
[verilog] Verilog串口通信问题
2017-12-17 11:24 6 2081
[verilog] 请教Verilog中case书写用法
2017-12-17 11:19 2 2155
[verilog] 同段代码 在 test bench和在工程模块中结果不一样 attach_img
2017-12-17 11:17 2 1365
[verilog] 哪位大神帮忙看一下Verilog程序,是哪里的问题 新人帖 attach_img
2017-12-17 11:11 6 1583
[verilog] 初学Verilog,出现的错误解决不了,求帮忙 新人帖
2017-12-17 11:09 5 9882
[verilog] 刚学Verilog,编了下面的程序,仿真时运行出不来结果 attach_img
2017-12-17 11:07 1 1569
[FPGA] Verilog中同步复位和异步复位比较
2017-12-16 08:51 0 1336
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载32:可综合的语法子集3 attach_img
2017-12-15 09:39 1 810
如果CPLD的资源达到了90多,对逻辑和时序有何影响? attach_img
2017-12-14 10:32 6 1602
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