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[verilog] 同段代码 在 test bench和在工程模块中结果不一样 attach_img
2017-12-17 11:17 2 1578
[verilog] 哪位大神帮忙看一下Verilog程序,是哪里的问题 新人帖 attach_img
2017-12-17 11:11 6 1875
[verilog] 初学Verilog,出现的错误解决不了,求帮忙 新人帖
2017-12-17 11:09 5 10175
[verilog] 刚学Verilog,编了下面的程序,仿真时运行出不来结果 attach_img
2017-12-17 11:07 1 1790
[FPGA] Verilog中同步复位和异步复位比较
2017-12-16 08:51 0 1656
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载32:可综合的语法子集3 attach_img
2017-12-15 09:39 1 1024
如果CPLD的资源达到了90多,对逻辑和时序有何影响? attach_img
2017-12-14 10:32 6 1869
[FPGA] 数字时钟管理器IP核的使用 新人帖
2017-12-13 09:36 0 938
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载31:可综合的语法子集2 attach_img
2017-12-12 20:47 0 838
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载28: 内里本质探索——器件... attach_img
2017-12-12 15:39 1 1072
[FPGA] 请问一个高速数据存储的方案。
2017-12-11 10:37 7 2492
[verilog] verilog 写的串口 在一个状态机里面,有一个寄存器无法执... attach_img
2017-12-10 22:35 14 2969
[verilog] testbench的设置问题 新人帖
2017-12-10 21:53 4 1544
SSS attach_img
2017-12-10 08:39 2 882
[FPGA] USB\SRAM
2017-12-9 08:52 1 1016
[FPGA] cyclone iii 是不是没有 rgmii 和 gmii 硬核
2017-12-9 08:51 1 1189
看看 新人帖
2017-12-8 12:49 1 595
[VHDL] 双IO仿真 attach_img
2017-12-8 09:54 3 1110
[FPGA] FPGA-Verilog学习之红外接收解码_红外接收源码_明德扬资料 attachment
2017-12-7 09:37 1 1313
[FPGA] 新手,V6 MIG ip核 报io口不够 新人帖
2017-12-6 22:03 1 1343
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载30:可综合的语法子集1 attach_img
2017-12-6 19:53 0 900
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载29:语法学习的经验之谈 attach_img
2017-12-4 21:16 0 973
[VHDL] 初学请教 新人帖
2017-12-4 16:14 4 1360
Microblaze下载问题 新人帖 attach_img
2017-11-30 17:15 1 1244
[FPGA] 【源码】BLE智能穿戴设备视频
2017-11-30 13:38 0 956
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载27: 内里本质探索——器件... attach_img
2017-11-29 17:52 1 939
[FPGA] 怎么擦除配置芯片EPCS16里面的程序
2017-11-27 09:14 4 2260
[CPLD] 用CPLD编写程序,编译过程中出现下属错误,请高手帮帮 新人帖 attach_img
2017-11-26 10:02 0 1026
求助:帮忙推荐一款5V供电的FPGA
2017-11-24 07:11 9 2858
ISE原理图命名问题 新人帖 attach_img
2017-11-23 13:42 0 752
[FPGA] FPGA应用于MCP2515 新人帖
2017-11-22 14:54 2 1143
FPGA的重构方式
2017-11-22 11:28 0 1000
基于FPGA的可重构系统结构分析
2017-11-22 11:26 0 827
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载26:内里本质探索——器件... attach_img
2017-11-21 22:35 0 1081
[FPGA] ACTEL 的smartfusion2下载错误
2017-11-20 22:15 0 817
赛灵思fpga管脚分配 新人帖
2017-11-20 10:27 2 1158
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载25:组合逻辑与时序逻辑 attach_img
2017-11-19 15:06 1 1328
[VHDL] 新手,请教一个quartus与gw48实验箱的硬件测试问题 新人帖
2017-11-19 15:05 1 1224
赛灵思FPGA差分信号
2017-11-18 22:10 0 1081
[FPGA] 如果不用XADC VCCADC_0 脚可以接地还是必须接1V8? A7系列的 attach_img
2017-11-18 17:48 1 2805
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