本版专家: gaochy1126
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[protel] 首次使用AD08生成gerber文件,不知道有无问题,还请大侠指点! attach_img
2013-11-27 20:40 10 2268
[Allegro] allegro 怎么查看光绘文件?
2013-11-27 19:29 2 1394
电磁炉语音芯片
2013-11-27 17:11 1 1859
ic求职
2013-11-27 16:52 0 1611
[Allegro] allegro 16.5使用技巧(连载)之--快捷键、Strokes
2013-11-26 18:29 3 14377
[FPGA] Altera的FPGA的AS、PS和Jtag配置模式的区别
2013-11-26 17:29 3 2565
[Verilog HDL] 基于FPGA的用verilog hdl编写16位CPU程序
2013-11-26 17:25 1 2000
[protel] 开关电源PCB设计中的布线方法原则及注意事项
2013-11-26 17:08 9 1646
[CPLD] 小白中的小白,最近打算学习cpld ,不知道从何下手
2013-11-26 17:06 5 1944
[Allegro] 负片铺铜出现VS错误
2013-11-25 23:05 3 1824
[Quartus] Quartus II指定文件不被编译?
2013-11-25 21:10 9 2114
[protel] 怎么删除隐藏的网络 attach_img
2013-11-25 14:54 3 2688
[Allegro] Cadence中Find菜单下拉列表各自含义? attach_img
2013-11-25 14:41 2 2271
[PADS] 关于封装保存的问题 attach_img
2013-11-25 10:55 3 1945
[FPGA] chipscope里一个ICON核下建了2个ila如何同时触发
2013-11-25 08:54 0 1990
[Verilog HDL] VHDL中的条件信号带入语句,想了很久不是很明白
2013-11-23 21:54 2 1648
[Allegro] Allegro 约束管理器使用疑惑,求指教 attach_img
2013-11-22 22:31 4 2373
跪求D类功放的原理,结构,设计方面的教材!!!
2013-11-21 23:06 11 3190
[Allegro] Allegro能支持一个brd文件内俩个PCB文件吗?
2013-11-21 14:48 3 1625
[protel] 请教:AD08的层切换键“*”如何修改为“R”键?
2013-11-21 11:49 4 2157
[protel] altium designer中,同一网络,连接这边的线,那边的线又自动断了?
2013-11-21 11:42 4 3670
[Allegro] 折腾了一晚上CADENCE,搞不懂,求答疑!
2013-11-20 09:10 13 3917
[protel] 生成网络表时出现的问题
2013-11-19 17:19 0 1510
[protel] Altium Designer 10 如何同时操作选定的导线
2013-11-19 11:30 4 3767
采用PROTEL DXP 的库编辑器创建原理图器件和PCB 封装
2013-11-19 10:48 8 5029
谁能告诉我这个符号表示什么,ORCAD里面的。 attach_img
2013-11-18 15:22 8 2735
[FPGA] 《约束指南》:UCF、PCF、HDL 约束语法 attachment
2013-11-18 13:03 1 1534
[protel] 求protel99se的实例教程,最好是视频
2013-11-18 13:01 1 1387
cadence_16.5 的Pad问题 attach_img
2013-11-18 09:50 0 1400
[FPGA] SDRAM 初始化的自刷新与周期性的自刷新区别。。
2013-11-18 09:03 3 2841
[protel] ALTIUM DESIGN 09绘制线路板时候,总是选中多边形覆铜
2013-11-18 08:12 2 1535
[protel] dxp中有关放置端口的问题
2013-11-17 20:14 1 3091
[protel] 请教各位大神这是是什么意思,,怎么才能解决,,谢谢 attach_img
2013-11-17 14:30 18 2232
[protel] 电平转换电路 attach_img
2013-11-16 22:04 7 2061
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