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请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE qwempty 2013-1-28 22:16 1 2339
求教个问题，怎样用ＶＨＤＬ语言实现并行输入，串行输出串行并行 qwempty 2013-1-28 22:16 1 1410
赛灵思Zynq-7000 All Programmable SoC获年度最具潜力新技术奖提名 SOC Zynq-7000 赛灵思 xjsxjtu 2013-1-28 21:23 4 2027
用schematic写的顶层文件能不能用modelsim仿真？ modelsim schematic 仿真 mentoscui 2013-1-28 21:10 3 2429
ISE约束文件的基本操作 se ST TI wmsk 2013-1-28 21:09 4 2983
针对赛灵思ISE工具的verilog编程经验小结赛灵思 verilog编程 se lxAPP 2013-1-28 21:08 11 3024
FPGA输出LVPECL转PECL的问题 FPGA LVPECL PGA cot45 2013-1-28 21:07 2 2714
这样得到的bit_num即为位置。但电路出现自锁，求解其他算法？电路 ge RS mentoscui 2013-1-28 21:05 4 2044
对于SPI接口的AD，有必要用Verilog描述一个标准的SPI接口吗？ verilog AD zhpg009 2013-1-28 21:03 2 1770
Virtex-6 FPGA SPI Configuration Interface应用的几点建议 configuration FPGA 星星之火红 2013-1-28 21:00 2 2095
紧急求助！！！如何在planahead中查看延迟？ PlanAhead UART shiyinjita 2013-1-28 20:59 2 1657
超详细的FPGA网站大全 FPGA ic ST dwananqinyan 2013-1-28 20:59 9 2779
xilinx的约束实现（1） XILINX TI 时钟 shang651 2013-1-28 20:57 3 2390
ISE约束文件.ucf的写法 se ST dc wmsk 2013-1-28 20:56* 4 2113
FPGA牛人的经验分享 FPGA ic 信号 liuww1989 2013-1-28 11:17 9 2661
[matlab] 【转】ISE工程文件的管理--如何建立一个最小工程 se Synplify TE AutoESL 2013-1-28 09:03 8 3868
基于FPGA的图像处理（五）--状态机 FPGA 图像处理 LMQQ 2013-1-27 20:55 4 1593
求助 ce se TI lishaonan 2013-1-27 20:55 13 2845
虽然一笑了之，可是还是很失落。－转电子星星之火红 2013-1-27 20:54 6 1499
ddr2 ipcore 应用的问题 DDR IPCore 信号 lxAPP 2013-1-27 20:48 9 3666
关于插入CHIPSCOPE带来的时序干扰 ChipScope 时序调试 CHENBINGSTER 2013-1-27 14:43 10 3718
[VHDL] 基于PCI_X和RocketIO的高速数据传输系统设计 PCI RocketIO 系统设计 lzmm 2013-1-27 09:45 14 2877
是不是没有约束好输出约束 PCB 时钟 tmkdfan 2013-1-26 18:52 7 2141
还有现在人在使用ISE11.3的有效licensen吗 license 软件 NEMIWei 2013-1-26 18:51 9 2205
fpga和DSP之间进行数据传输有几种方案 DSP FPGA 数据传输 wrigleymint 2013-1-26 18:46 1 1499
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FPGA IP核的相关问题 FPGA ip核 robbins37 2013-1-26 17:56 1 2046
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论坛周年庆活动一 —“赛灵思X-Man荣誉勋章进阶” ...2 3 赛灵思 AN FPGA SuperX-man 2013-1-26 14:58 40 7197
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