今日: 2|主题: 14256|帖子: 104500 收藏 (180)
求教个问题,怎样用VHDL语言实现并行输入,串行输出
2013-1-28 22:16 1 1310
赛灵思Zynq-7000 All Programmable SoC获年度最具潜力新技术奖提名
2013-1-28 21:23 4 1815
用schematic写的顶层文件 能不能用modelsim仿真?
2013-1-28 21:10 3 2253
ISE约束文件的基本操作
2013-1-28 21:09 4 2693
针对赛灵思ISE工具的verilog编程经验小结
2013-1-28 21:08 11 2655
FPGA输出LVPECL转PECL的问题
2013-1-28 21:07 2 2357
这样得到的bit_num即为位置。但电路出现自锁,求解其他算法?
2013-1-28 21:05 4 1842
对于SPI接口的AD,有必要用Verilog描述一个标准的SPI接口吗?
2013-1-28 21:03 2 1661
Virtex-6 FPGA SPI Configuration Interface应用的几点建议
2013-1-28 21:00 2 1949
紧急求助!!!如何在planahead中查看延迟?
2013-1-28 20:59 2 1563
超详细的FPGA网站大全
2013-1-28 20:59 9 2489
xilinx的约束实现(1)
2013-1-28 20:57 3 2101
ISE约束文件*.ucf的写法
2013-1-28 20:56 4 1881
FPGA牛人的经验分享
2013-1-28 11:17 9 2290
[matlab] 【转】ISE工程文件的管理--如何建立一个最小工程
2013-1-28 09:03 8 3537
基于FPGA的图像处理(五)--状态机
2013-1-27 20:55 4 1391
求助
2013-1-27 20:55 13 2578
虽然一笑了之,可是还是很失落。 -转
2013-1-27 20:54 6 1327
ddr2 ipcore 应用的问题
2013-1-27 20:48 9 3316
关于插入CHIPSCOPE带来的时序干扰
2013-1-27 14:43 10 3405
[VHDL] 基于PCI_X和RocketIO的高速数据传输系统设计 attachment
2013-1-27 09:45 14 2423
是不是没有约束好 attachment
2013-1-26 18:52 7 1892
还有现在人在使用ISE11.3的有效licensen吗 attachment
2013-1-26 18:51 9 1930
fpga和DSP之间进行数据传输有几种方案
2013-1-26 18:46 1 1419
FPGA工作调试方式
2013-1-26 18:44 1 1747
FPGA最大频率
2013-1-26 18:12 1 1871
FPGA IP核的相关问题
2013-1-26 17:56 1 1911
UART收发逻辑Verilog代码 attachment
2013-1-26 17:43 1 1634
有关chipscope的问题
2013-1-26 17:01 7 2174
All Programmable星球社区,社区中的战斗区! agree
2013-1-26 15:00 17 3967
论坛周年庆活动一 —“赛灵思X-Man荣誉勋章进阶”  ...23
2013-1-26 14:58 40 6596
[Quartus] 在SDK中读写DDR2的问题
2013-1-26 14:57 8 2519
Xilinx ChipScope ICON,VIO,IAL指导手册 attachment
2013-1-26 14:55 9 4557
[matlab] chipscope analyzer
2013-1-26 14:54 5 2572
[设计心得]DDS的使用
2013-1-26 14:51 8 2287
请大家一个关于HDMI兼容性的问题
2013-1-26 14:33 10 2228
嵌入式系统的未来:更智能的专业化软硬件平台 attach_img
2013-1-26 08:12 0 1862
Xilinx IP Evaluation License申请指南
2013-1-26 00:21 10 4072
救命 快点啊 关于单片机和CPLD通讯的问题 attach_img
2013-1-26 00:19 9 2927
请问Altera的FPGA最高能跑到多少MHz? attach_img  ...23
2013-1-26 00:19 53 11235
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则