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[CPLD] 请教关于spartan-3an的问题,如何烧写到片内flash attachment  ...2
2013-1-28 23:48 21 8657
AD里面鼠标扫过就显示网络那个怎么设置啊?
2013-1-28 23:16 1 1535
请教个问题, 在QUARTUS里定义了一个寄存器变量
2013-1-28 23:10 2 3082
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义?
2013-1-28 23:10 3 2654
PECL电平怎么跟LVPECL电平相互转换?
2013-1-28 23:05 2 2414
高温FPGA [
2013-1-28 22:38 6 2805
[Quartus] FPGA时钟引脚问题?求指教。
2013-1-28 22:21 11 8755
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义?
2013-1-28 22:16 1 2250
求教个问题,怎样用VHDL语言实现并行输入,串行输出
2013-1-28 22:16 1 1320
赛灵思Zynq-7000 All Programmable SoC获年度最具潜力新技术奖提名
2013-1-28 21:23 4 1899
用schematic写的顶层文件 能不能用modelsim仿真?
2013-1-28 21:10 3 2319
ISE约束文件的基本操作
2013-1-28 21:09 4 2752
针对赛灵思ISE工具的verilog编程经验小结
2013-1-28 21:08 11 2748
FPGA输出LVPECL转PECL的问题
2013-1-28 21:07 2 2491
这样得到的bit_num即为位置。但电路出现自锁,求解其他算法?
2013-1-28 21:05 4 1925
对于SPI接口的AD,有必要用Verilog描述一个标准的SPI接口吗?
2013-1-28 21:03 2 1692
Virtex-6 FPGA SPI Configuration Interface应用的几点建议
2013-1-28 21:00 2 1984
紧急求助!!!如何在planahead中查看延迟?
2013-1-28 20:59 2 1587
超详细的FPGA网站大全
2013-1-28 20:59 9 2591
xilinx的约束实现(1)
2013-1-28 20:57 3 2214
ISE约束文件*.ucf的写法
2013-1-28 20:56 4 1997
FPGA牛人的经验分享
2013-1-28 11:17 9 2378
[matlab] 【转】ISE工程文件的管理--如何建立一个最小工程
2013-1-28 09:03 8 3611
基于FPGA的图像处理(五)--状态机
2013-1-27 20:55 4 1468
求助
2013-1-27 20:55 13 2658
虽然一笑了之,可是还是很失落。 -转
2013-1-27 20:54 6 1336
ddr2 ipcore 应用的问题
2013-1-27 20:48 9 3427
关于插入CHIPSCOPE带来的时序干扰
2013-1-27 14:43 10 3544
[VHDL] 基于PCI_X和RocketIO的高速数据传输系统设计 attachment
2013-1-27 09:45 14 2558
是不是没有约束好 attachment
2013-1-26 18:52 7 1998
还有现在人在使用ISE11.3的有效licensen吗 attachment
2013-1-26 18:51 9 2020
fpga和DSP之间进行数据传输有几种方案
2013-1-26 18:46 1 1444
FPGA工作调试方式
2013-1-26 18:44 1 1794
FPGA最大频率
2013-1-26 18:12 1 1934
FPGA IP核的相关问题
2013-1-26 17:56 1 1952
UART收发逻辑Verilog代码 attachment
2013-1-26 17:43 1 1680
有关chipscope的问题
2013-1-26 17:01 7 2279
All Programmable星球社区,社区中的战斗区! agree
2013-1-26 15:00 17 4131
论坛周年庆活动一 —“赛灵思X-Man荣誉勋章进阶”  ...23
2013-1-26 14:58 40 6744
[Quartus] 在SDK中读写DDR2的问题
2013-1-26 14:57 8 2597
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