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同一时钟下模块之间数据传输.同步问题
2012-11-16 22:05 5 1768
谁有分频程序?
2012-11-16 22:03 11 1771
请教一个抢答器问题
2012-11-16 21:59 2 1934
xilinx usb cable
2012-11-16 21:59 2 1964
请教诸位.....FPGA上电后I/O口初始状态的控制
2012-11-16 21:58 3 2579
verilog怎么在不同文件的模块间传递参数?
2012-11-16 21:56 14 5435
数学家的故事─刘徽
2012-11-16 21:40 0 1296
数学家的故事---阿基米德
2012-11-16 21:40 0 1074
数学家的故事---高斯(C.F.Gauss)
2012-11-16 21:39 2 1239
朱敏:美国往事---硅谷第一代中国大陆创业家的20年
2012-11-16 21:39 5 1842
深入剖析电感电流 ---DC/DC 电路中电感的选择
2012-11-16 19:54 8 2185
赛灵思率先发布20nm产品系列发展战略
2012-11-15 23:20 3 1504
关于quartus和modelsim时序仿真的问题,请教!
2012-11-15 21:02 7 2169
请猴哥帮我介绍个方案  ...2
2012-11-15 21:01 22 3123
线性稳压器件(Linear Regulators):工作原理及补偿(三)
2012-11-15 20:59 7 1403
Cadence SPB 15.7安装和入门
2012-11-15 20:58 2 1980
电子工程系 信息与通信工程重要国际学术会议汇总
2012-11-15 20:58 1 1888
关于PCIE,DDR,NETWORK attachment agree
2012-11-15 20:53 10 2573
FPGA 做数据采集 如何对采集的数据进行平均?  ...2
2012-11-15 20:47 24 3540
比尔盖茨语录:受益终生的10句良言
2012-11-15 18:42 0 1295
数学家的故事---柯西
2012-11-15 18:42 0 1670
数学家的故事---约瑟夫·路易斯·拉格朗日
2012-11-15 18:41 0 1553
数学家的故事---拉普拉斯
2012-11-15 18:40 0 1618
数学家的故事---最富创造性的数学家—黎曼
2012-11-15 18:40 0 1372
问个vivado IP 生成工具的问题
2012-11-15 18:03 3 2616
verilog程序编写风格的问题
2012-11-15 09:39 1 1730
疯狂的ISE软件,崩溃了  ...2
2012-11-15 09:25 23 3951
赛灵思FPGA培训教材之人机界面设计 attachment
2012-11-15 09:25 12 2084
verilog问题
2012-11-14 20:07 2 1143
modelsim教程 attachment  ...2
2012-11-14 19:33 39 4318
PCB Tools PCB设计工具比较和选择
2012-11-14 18:50 5 1693
VHDL FOR LOOP 应用问题
2012-11-14 18:47 11 3035
求高手解决问题 呼叫猴哥
2012-11-14 18:44 9 2277
[matlab] vivado 仿真时的文件路径
2012-11-14 18:43 3 3752
[Quartus] AXI4Lite自定义IP
2012-11-14 18:42 11 2883
Spartan6老配置电路的新问题 attach_img
2012-11-14 18:41 14 3039
Microelectronic 微纳电子学系 重要国际学术会议
2012-11-14 18:28 1 1615
Electronic Engineering 电子工程 重要国际学术会议汇总
2012-11-14 18:27 1 2049
Computer Science 计算机科学与技术系 重要国际学术会议
2012-11-14 18:27 1 2204
quartus中原理图连线和实例化的差别
2012-11-14 18:04 2 2614
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