今日: 2|主题: 14266|帖子: 104571 收藏 (180)
RocketIO 仿真时关于软件安装需要注意的问题
2012-10-8 22:14 1 1842
verilog任意整数分频的代码
2012-10-8 22:13 0 1511
MPEG中的信掩比
2012-10-8 22:11 0 1887
Verilog中计数器的正确写法和错误写法
2012-10-8 22:06 0 2816
Verilog语言实现流水线设计全加器
2012-10-8 22:05 0 1970
FPGA设计中的设计输入、综合及实现
2012-10-8 22:04 1 2005
VHDL语言文件中IO
2012-10-8 22:03 1 1841
vector的part bit seclect用法
2012-10-8 22:03 0 1682
Verilog中的浮点数运算
2012-10-8 22:02 0 2397
Verilog语言中如何将memory型变量转换为vector型变量
2012-10-8 22:00 0 1611
Modelsim的Tcl命令
2012-10-8 21:59 1 1514
Verilog语言中几种不同的触发器描述方式
2012-10-8 21:58 0 1412
Verilog程序经验谈
2012-10-8 21:58 4 1939
modelsim脚本使用心得
2012-10-8 21:56 1 1716
chipscope
2012-10-8 21:37 3 2047
请教一下大家都是怎么进行FPGA设计的??  ...2
2012-10-8 21:37 22 4206
基于赛灵思FPGA和MCU结构的线性调频高度表
2012-10-8 21:28 6 1934
成功的开始最重要!FPGA入门心得
2012-10-8 21:27 4 1542
Vivado HLS教学视频系列 digest
2012-10-8 21:27 5 2786
基础知识:ASIC 和FPGA 深度比较
2012-10-8 21:25 6 1934
ISE都更新14.2了 匹配的Synplify Matlab Modelsim是什么
2012-10-7 20:47 3 2533
如何用赛灵思FPGA构建智能监控视频分析系统
2012-10-7 20:12 2 1553
基于赛灵思FPGA和SRAM的数控振荡器的设计实现
2012-10-7 20:12 2 1518
赛灵思PicoBlaze软核介绍
2012-10-7 20:11 1 1777
用FPGA内嵌的锁相环资源实现分频
2012-10-7 20:11 3 2054
基于FPGA的防盗定位追踪系统设计
2012-10-7 20:11 4 1628
Xilinx FPGA全局时钟和第二全局时钟资源的使用方法
2012-10-7 20:10 3 1977
FPGA动态局部可重构中基于TBUF总线宏设计
2012-10-7 20:10 4 1562
利用赛灵思功耗工具XPower实现低功耗FPGA电子系统优化技巧
2012-10-7 20:04 3 1885
基于MicroBlaze软核的液晶驱动程序设计
2012-10-7 20:02 1 1891
基于赛灵思Virtex-5 FPGA的Gbps无线通信基站设计
2012-10-7 20:01 2 1749
利用串行RapidIO连接功能增强DSP协处理能力
2012-10-7 19:49 3 2712
基于赛灵思Virtex5的PCI-Express总线接口设计
2012-10-7 19:46 2 1728
确保Virtex-5 DDR2 存储器接口的信号完整性 attachment
2012-10-7 19:46 0 1462
基于赛灵思Virtex FPGA的数字电视信号发生器的设计与实现
2012-10-7 19:44 3 1304
用matlab来实现fpga功能的设计
2012-10-7 19:43 2 1457
FPGA管教分配需要考虑因素
2012-10-7 19:42 1 1637
没有always的@如何理解? attach_img
2012-10-7 19:42 2 2552
赛灵思Spartan®-6 FPGA 工业以太网套件介绍
2012-10-7 19:41 0 1705
[转贴] 编写高效的测试设计(test benches)
2012-10-7 18:16 4 3090
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则