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我装ISE 12.1报错
2012-10-14 18:15 2 1961
Xilinx 7系列FPGA使用之CLB探索【再续】 attachment
2012-10-14 18:11 1 1986
Xilinx 7系列FPGA使用之CLB探索 attachment
2012-10-14 18:08 1 1821
FPGA时序约束的几种方法
2012-10-14 17:49 3 2587
深入分析verilog阻塞和非阻塞赋值
2012-10-14 17:46 1 2023
Testbench代码设计技巧
2012-10-14 17:45 2 2219
EDK 14.2改动好大啊,不会用了啊
2012-10-14 17:31 4 1667
FPGA加了驱动芯片245后波形有毛刺
2012-10-13 21:02 7 3294
学习FPGA需要注意的几个重要问题
2012-10-13 20:15 2 1524
如何对5V9885可编程时钟芯片进行编程
2012-10-13 20:13 1 1887
Debian下EDK10.1网表编译时的错误记录
2012-10-13 20:11 1 1538
如何使用PlanAhead/Adept加速管脚排布
2012-10-13 20:02 1 1783
在Zynq™-7000上用C代码实现协处理加速器网上研讨会
2012-10-13 20:01 2 1845
在 Virtex-7 和 Kintex-7 FPGA 中实现高性能 DDR3 数据速率 agree
2012-10-13 20:01 1 1848
2012年嵌入式系统创新及应用技术论坛
2012-10-13 20:01 1 1504
2012 ARM技术研讨会
2012-10-13 20:01 1 1505
Allegro: 如何把元件放到电路板底层
2012-10-13 20:00 1 2390
Symbol for device not found in PSMPATH or must be "dbdoctor"ed attach_img
2012-10-13 20:00 2 10694
orCAD: Duplicate Pin Name "GND" found on Package
2012-10-13 19:59 1 5284
Xilinx FPGA平台5大开放课程正式发布
2012-10-13 19:13 0 1963
FPGA设计和模块化的建议——读书笔记(二)
2012-10-13 19:11 0 1835
Nexys3学习手记:自检测试
2012-10-13 19:02 5 2360
帮忙解决modelsim do文件的问题
2012-10-13 18:49 2 1734
深入浅出FPGA-4-数字电路设计基础
2012-10-13 18:46 14 2216
深入浅出FPGA-3-verilog HDL
2012-10-13 18:42 1 1348
深入浅出FPGA-2-让source insight 支持verilog HDL
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深入浅出FPGA-1-Cyclone芯片内部
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FPGA扇入扇出
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modelsim10 SE仿真lattice Xp2工程
2012-10-13 18:35 4 2164
PlanAhead和ISE的区别
2012-10-13 18:26 4 5596
寻基于赛灵思MVB转485开发 attach_img
2012-10-13 18:25 9 2518
可编程逻辑器件的划分 agree
2012-10-13 10:17 2 1717
Linux2.4.26内核在Virtex II Pro开发板上的移植---前期准备(一)ZZ
2012-10-12 21:58 1 2012
Linux2.4.26内核在Virtex II Pro开发板上的移植-创建XPS工程
2012-10-12 21:56 1 2419
在ISE中插入EDK程序
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JPEG解码中桶型寄存器研究
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时序的几个概念
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modelsim脚本使用心得
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如何检测24位数中连续0的最大个数
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2012-10-12 12:47 11 3763
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